使用参考字线的高速缓存MRAM的读操作的制作方法

公开领域

所公开的诸方面涉及加速对磁阻式随机存取存储器(mram)的读操作。更具体地，示例性方面涉及在确定mram中是否存在对行的命中(hit)之前，激活虚设字线以发起和加速用于读取行的位单位的参考电压的稳定过程。

背景技术：

磁阻式随机存取存储器(mram)是一种非易失性存储器技术，其中数据是基于位单元的磁化极性来存储的。与将数据存储为电荷或电流的常规ram技术形成对比，mram使用磁性元件。常规用作mram技术的存储元件或位单元的磁隧道结(mtj)可由两个各自能保持磁矩的、由绝缘(隧道势垒)层分开的磁层形成。常规地，固定层被设置成特定极性。自由层的极性自由地改变以匹配可被施加的外部磁场的极性。自由层极性的改变将改变mtj位单元的电阻。例如，当磁化极性对准或者“平行”时，存在低电阻状态，其对应于逻辑“0”。当磁化极性没有对准或者是“反平行”时，存在高电阻状态，其对应于逻辑“1”。

虽然mram在成本和面积方面提供了许多益处，但是mram的读访问速度仍显著地低于诸如静态随机存取存储器(sram)之类的常规非易失性存储器的读访问速度。mram的读取过程一般涉及确定特定位单元的电阻。基于如以上提及的mtj位单元的自由层和固定层的对准，位单元的电阻是可变的。相同或相似的电流通过mtj位单元以及已知电阻的参考单元，其中该参考单元通常被设置成对应于逻辑“1”与逻辑“0”的电阻之间的居间电阻的电阻。跨mtj位单元产生的电压与跨参考单元产生的电压进行比较。跨mtj位单元的较高电压意味着存储在mtj中的数据为“1”，且跨mtj位单元的较低电压意味着存储在mtj中的数据为“0”。以下参照图1更详细地解释以上的一般过程。

图1解说了包括可变电阻的mtj位单元136a和136b的常规mram系统100。mtj位单元136a-b可通过特定的行地址和列地址来定址。mtj位单元136a-b属于在字线wl130为高时所选择的行。mtj位单元136a-b是同一行上的若干mtj位单元(未示出)之一，并且由此，列复用器(未示出)被用于从该行内选择mtj位单元136a-b。对于这一列选择，使用控制信号读取选择rdsel128，其基于mtj位单元136a-b的列地址。在常规的设计中，wl130首先被断言，因为行地址可以被较快地解码。rdsel128在wl130的断言之后的一时延之后被断言，因为在常规设计中，解码列地址要花费较长时间。

在图1中所解说的示例中，mtj位单元136a被示为具有对应于平行对准的电阻以及具有存储在其中的逻辑“0”，且mtj位单元136b保持对应于反平行对准的电阻以及具有存储在其中的逻辑“1”。提供了参考单元rp138a和rp138b，其分别是可编程为已知电阻/逻辑“0”和逻辑“1”的mtj位单元。参考单元rp138a和rp138b在并联耦合时生成有效电阻，比如rref。

现在参照图1b中提供的时间线来讨论mram系统100的读操作。在y轴上示出信号电压值且在x轴上示出时间。字线wl130在时间t101被断言，这使n沟道金属氧化物半导体(nmos)晶体管140a-b和142a-b导通。在一时间延迟之后，读选择rdsel128在时间t102被断言，这使nmos晶体管132a-b和134a-b导通。为了确保存储在mtj位单元136a-b中的电阻(数据值)被正确地感测到并且与参考单元的等效电阻rref进行比较，通过均衡所有节点来开始读操作。具体而言，均衡信号118在开始读操作之前(例如，在时间0处)被启用，这使均衡/传输晶体管120a和120b导通，该均衡/传输晶体管120a和120b保持导通直至均衡信号118在时间t104被停用。

在信号vgclamp126(图1b中未示出)被启用时，nmos晶体管122a-b和124a-b被导通，这提供了通过mtj位单元136a-b以及参考单元rp138a和rap138b的相同电流。负载p沟道金属氧化物半导体(pmos)晶体管114a-b的栅极端子被连接至它们相应的漏极端子以便形成二极管，这在节点116处创建了电压vref。这一电压vref116是基于有效电阻rref的。另一方面，负载pmos晶体管112a和112b分别基于mtj位单元136a和136b的电阻来在节点cout0106a和cout1106b处生成电压。最初，vref116和cout0/1106a-b基于被断言的均衡信号118而均衡为初始电压值v101。一旦rdsel128被断言，则在时间t103处，vref116和cout0/1106a-b开始变化并且移至更靠近中点电压值v102。在时间t104处，均衡信号118被停用。此时，基于流经rref和在pmos负载晶体管114a-b处创建的二极管的电流，vref将达到其参考值v103。由于与存储在mtj位单元136a中的逻辑“0”对应的较低电阻，cout0106a处的电压将开始变成电压v105，电压v105是比v103更低的电压。类似地，由于与存储在mtj位单元136b中的逻辑“1”对应的较高电阻，cout1106b将增加至电压v104，电压v104是比v103更高的电压。

在时间t107处，由感测放大器启用信号saen103来启用电压感测放大器(vsa)104a和104b。vsa104a-b被用于放大以上的电压差–δv1＝v103–v105和+δv2＝v104–v103。在时间t108处，经放大的电压差导致在输出节点gdout0102a和gdout1102b处感测到存储在mtj位单元136a和136b中的分别为“0”和“1”的逻辑值。

参照图1c，描绘了在对mram系统100的读操作期间的采样信号的示例仿真。结合参照图1b-c，可以看出，在从时间t101断言wl130至vref116在时间t105稳定至电压v103花费了一时间延迟。该稳定时间是使vref116稳定以及为感测存储在mtj位单元136a-b中的电阻值提供正确的参考所需要的。该稳定时间在图1c中被示为高达2ns。在时间t105之后直至时间t107花费了额外的时间，其中在时间t107saen103被断言并且最终gdout0/1102a-b分别生成稳定的读取值“0”和“1”。在图1c中，从时间t104处vref116的稳定到时间t107处saen103被断言所花费的时间也被示为2ns。由此，可以看出，在vref稳定之后感测存储在mtj位单元中的数据所花费的时间量与从wl130被断言时使vref稳定所花费的时间量大致上相同。

相应地，vref稳定时间(例如，t104-t101)对mram系统100的读取访问时间作出主要贡献。作为比较，sram系统不需要类似的用于读取sram位单元的vref稳定时间。一般而言，mram的读访问速度比sram的读访问速度更慢。该vref稳定时间进一步恶化了mram的读访问速度。相应地，存在改进mram系统的读访问速度的需要。

概述

示例性方面涉及在确定mram中是否存在针对读操作的命中之前，基于发起和加速获得用于读取mram位单元的稳定参考电压的过程来对磁阻式随机存取存储器(mram)进行读操作。

例如，一示例性方面涉及一种对磁阻式随机存取存储器(mram)执行读操作的方法，该方法包括：在确定mram中是否存在针对与读操作对应的第一地址的命中之前，至少基于该第一地址的位子集来激活虚设字线，基于该虚设字线来获得用于读取mram的在该第一地址处的mram位单元的稳定参考电压，以及如果存在命中则使用该稳定参考电压来读取该第一地址处的mram位单元。

另一示例性方面涉及一种装备，包括：磁阻式随机存取存储器(mram)，配置成在确定mram中是否存在针对第一地址的命中之前，至少基于与对该第一地址处的mram位单元的读操作对应的该第一地址的位子集来激活虚设字线的逻辑，配置成基于虚设字线来获得用于对mram位单元的读操作的稳定参考电压的逻辑，以及配置成如果存在命中则使用该稳定参考电压来对mram位单元执行读操作的逻辑。

又一示例性方面涉及一种系统，其包括磁阻式随机存取存储器(mram)，用于在确定mram中是否存在针对第一地址的命中之前，至少部分地基于与对该第一地址处的mram位单元的读操作对应的该第一地址的位子集来激活虚设字线的装置，用于基于虚设字线来获得用于对mram位单元的读操作的稳定参考电压的装置，以及用于如果存在命中则使用该稳定参考电压来对mram位单元执行读操作的装置。

附图简述

给出附图以帮助对本发明的实施例进行描述，且提供附图仅用于解说实施例而非对其进行限定。

图1a解说了常规mram系统的电路图。

图1b-c解说了对常规mram系统的读操作的时序图。

图2a-b解说了对常规组关联式高速缓存的读操作的示意图。

图2c解说了与包括mram的常规组关联式高速缓存的读操作对应的时序图。

图3a-b解说了包括mram的示例性组关联式高速缓存，其配置成用于根据本文中所公开的诸方面来改进读访问速度。

图3c-d解说了与图3a-b的示例性组关联式高速缓存对应的时序图。

图4a解说了根据所公开的诸方面的示例性mram系统的电路图。

图4b解说了与图4a的示例性mram系统对应的时序图。

图5解说了根据示例性方面的用于读取mram的方法。

图6解说了示出其中可有利地采用示例性方面的示例性无线设备的框图。

详细描述

在以下针对本发明的具体实施例的描述和有关附图中公开了本发明的各方面。可以设计出替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。

措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“本发明的各实施例”并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。

本文中所使用的术语仅出于描述特定实施例的目的，而并不旨在限定本发明的实施例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另外明确指示。将进一步理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。

此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(asic))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文中所描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，该计算机可读存储介质内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。由此，本发明的各个方面可以用数种不同的形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文中被描述为例如被配置成执行所描述的动作的“逻辑”。

示例性方面涉及使用虚设字线来降低mram的读访问速度。因为上述常规mram系统100中的vref116的稳定时间取决于字线130何时得到断言，所以在示例性方面，虚设字线被用于发起vref稳定的过程。由此，例如，不是等待行地址解码器在时间t101生成字线130，而是更早地断言虚设字线。虚设字线使得触发vref稳定过程，并且在正确的字线(例如，mram系统100中的wl130)被断言的时间之前，vref可能已经稳定并且准备好为随后的读操作提供稳定的参考。由此，vref稳定时间对于mram读访问速度的贡献可以被最小化或有效地消除，这在示例性方面改进了mram读访问速度。

为了提供虚设字线，示例性方面涉及修改一过程，通过该过程，存储器访问地址被用于生成用于读取存储器阵列中的一组一个或多个位单元的行和列地址。为了解释该示例性过程，现在将提供对存储器访问的简要描述。

常规地，诸如高速缓存之类的存储器设备可被配置有用于高速缓存条目的不同的替换策略。在直接映射的高速缓存中，每个高速缓存条目仅可被存储在一个位置中，并且由此，尽管定位高速缓存条目可能是容易的，但是命中率可能较低。在完全关联式高速缓存中，高速缓存条目能到达高速缓存中的任何地方，这意味着命中率可能较高，但是可能花费更长的时间来定位高速缓存条目。组关联式高速缓存提供了以上两种替换策略之间的折衷。在组关联式高速缓存中，高速缓存条目可以到达高速缓存中的“n”个地方中的一个地方，这也被称为n个通道。为了在n通道的组关联式高速缓存中定位高速缓存条目，使用了高速缓存条目的存储器地址的低次序位的“索引”或子集并且为这一索引搜索n个通道中的每一个通道。经过这n个通道的搜索是并行的。如果在这n个通道中的一个通道中存在命中，则从该命中的通道访问高速缓存条目。如果所有的n个通道均未命中，则存在高速缓存的未命中。

参照图2a来更详细地解释以上过程。在图2a中，示出了常规组关联式高速缓存200的示意图，其包括标签阵列204和数据阵列201。数据阵列201可包括诸如mram系统100中的mram或mtj位单元。使用读取地址来执行对高速缓存200的读操作。在图2a中，读取地址被示为地址202。地址202被分解成多个字段，这些字段包括标签字段(标签202a)、索引字段(索引202b)、以及偏移字段(块202c)。标签202a包括最高有效地址位的子集，且块偏移202c包括最低有效地址位的子集。因为数据可以按字节来存储和寻址，所以例如块偏移202c被用于寻址每个数据字节内的个体位。例如，索引202b可排除这些最低有效块偏移202c位以便搜索特定的数据字节。索引202b指向标签阵列204的行，该行与标签202a相比较以确定是否存在命中。状态206包括关于数据阵列201的特定条目是否有效/肮脏的信息。

为了针对与地址202对应的数据来访问高速缓存200，首先搜索标签阵列204以确定是否存在命中，并且如果存在命中，则数据阵列201内所期望的数据的位置被确定。因为高速缓存200是组关联式的，所以标签阵列204包括n个通道208索引202b提供了特定的行地址，这指向n个通道208中的每个通道中的特定行。在比较块212中将在该特定行处存储在n个通道208中的每个通道中的数据值与标签202a进行比较。如果在n个通道208中的一个通道中的该特定行处的数据值匹配标签202a，则存在命中(命中210)。随后确定n个通道208中包括生成命中210的特定行的特定通道。随后，用地址202来访问数据阵列201(假定对应的状态206示出该高速缓存条目处于有效状态)。就此而言，索引202b被用于生成数据阵列201中的行地址，且生成该命中的通道208提供列地址。

在图2b中，针对其中高速缓存200是8通道组关联式高速缓存的特定示例解说了包括所选择的字和列的数据阵列201的一部分。代表性地示出从通道推导得到的列地址以驱动位线bl0-7。类似地，代表性地示出由索引202b提供的行地址(也被称为“组地址”)以驱动字线wl0-7。在常规的组关联式高速缓存200中，毗邻位线bl0-7的列地址循环通过该8个通道。相同的输入/输出(io)端口可被用于来自该8个通道(通道0-7)的一组8个位线bl0-7。相应地，字线wl0-7循环通过该8个组(组0-7)。

现在来到图2c，用于确定行和列地址的以上过程涉及图1a-c中描绘的mram读取过程，出于解释的简单起见，将类似的参考标号用于信号和时间实例。在图2c中，在时间t0开始用地址202来访问标签阵列204。确定标签阵列204中是否存在命中并且随后最终生成命中210是生成所解说的常规设计中的行地址和列地址的先决条件。由此，随着生成命中210，字线wl在时间101被断言，该时间101是时间t0之后的若干个时钟循环。参考回到图1b，例如，读取过程需要直至时间t107，以使输出cout0/1在vref稳定时间之后稳定以及saen被启用。在标签阵列204在时间t0被首次访问之后的接近九个时钟循环，读取最终完成以在输出gdout0/1上获得存储在所选择的位单元中的数据值。

然而，示例性方面加速从t0至t107的时间，例如在图2c中，通过提前字线变高的时间以触发vref稳定的过程。为此，访问高速缓存的过程被改变了。比生成实际命中更早地启用虚设字线，并且用于存储器访问的实际字线是已知的。vref稳定的过程是基于虚设字线被启用来发起的。这一示例性过程现在在以下章节中讨论。

参照图3a，解说了组关联式高速缓存300，其在许多方面类似于图2a的高速缓存200。高速缓存300包括包含mram位单元的数据阵列301，或者换言之，mram阵列被集成在数据阵列301中。为了简明起见，将避免对这两种高速缓存之间的类似特征的详尽描述。简明地，高速缓存300也是组关联式的，并且包括字段标签302a、索引302b、以及块偏移302c的地址302被用于访问标签阵列304以确定相关联的数据是否在数据阵列301中存在。再一次，标签阵列304被组织成n个通道308，且索引302b被用于确定是否命中n个通道308中的任何一个通道，例如，针对与读操作对应的第一地址。如果命中条目的状态306是有效的，则标签302a与命中通道的命中条目中的对应字段进行比较，以便生成命中310。

然而，脱离常规高速缓存200的范围，在高速缓存300中，至少第一地址的位子集(诸如索引302b的第一部分(高次序位))与递送命中的通道的通道号相组合以生成数据阵列301的行地址。此外，由索引302b的第二部分(低次序位)形成列地址。另外，在确定命中310之前开始数据阵列301的访问，如现在将参照图3b-c解释的。

在图3b中，针对其中高速缓存300是8通道组关联式高速缓存的特定示例解说了包括所选择的字和列的数据阵列301的一部分。与图2b形成对比，行地址基于通道号(除了索引302b的第一部分或高次序位之外)，该行地址被代表性地示出以驱动字线wl0-7。另外，添加了虚设字线350，其被配置成基于索引302b的第一部分来断言。这意味着在已知特定的通道号之前，字线可以是wl0-7中的任何一个wl。所有这些字线wl0-7共享第一地址的位子集，即，索引302b的相同的第一部分。在wl0-7中的任何一个wl可能是正确字线时，虚设字线350将由此被断言。由索引302b的第二部分或低次序位提供列地址(也被称为“组地址”)，该列地址被代表性地示出以驱动位线bl0-7。由此，在高速缓存300中，毗邻位线bl0-7的列地址循环通过8个组(组0-7)，并且相同的输入/输出(io)端口可被用于来自该8个组“组0-7”的一组8条位线bl0-7。相应地，字线wl0-7循环通过8个通道(通道0-7)。例如，虚设字线350对于共享相同的io端口的所有位线而言可以是共有的。由此，虚设字线350可以是共有的两个或更多个行，诸如，来自组0-7的bl0-7，并且可以驱动一组经预编程的虚设单元(例如，设置为电阻rp)。例如，对于另一组，虚设单元可被设置为rap。将进一步参照图4a来解释虚设单元。

现在来到图3c，解说了具有数据阵列301的行地址和列地址的地址位的以上经修改的关联的影响。在图3c中，在时间t0开始用地址302来访问标签阵列304。然而，在此情形中假定了一命中(其中这一假定可能不正确的情形将在稍后处理)。索引302b的位在此时是已知的，并且由此，在时间t301使用索引302b的第一部分或高次序比特可激活或断言虚设字线350。基于连接至虚设字线350的虚设单元(在以下章节中进一步解释)来激活参考单元vref。这意味着vref稳定的过程较早地开始(仅基于虚设字线激活，而不是等待命中的确认)，随后是正确字线地址的确定和激活(稍后发生在图3c中的时间t101’处)。因为较早地激活了vref，所以在确定命中310并且断言了正确的字线的时间t101’之前，已经使vref稳定至提供稳定参考电压。由此，减少了用于使节点vref和cout0/1稳定所花费的时间。一旦在时间t101’处确定了正确的通道并且断言了正确的字线，就可以禁用虚设字线。输出读取数据gdout0/1也在其后较快地可用(时间t0之后仅6.5个循环，与图2c中示出的常规设计的情形中所需要的9个循环形成对比)。由此，基于虚设字线的使用以掩饰vref稳定过程，示例性方面可加速针对集成在数据阵列301中的mram阵列的读取过程。

如将回想起的，以上示例性读取过程是基于在高速缓存中将存在命中的假定的，以及由此在确定命中之前开始读取过程，并且如果存在命中，则其中确切的是命中条目将被放置在高速缓存内。然而，有可能存在未命中的可能性。在已知将存在命中还是未命中之前，虚设字线350的断言在时间t301处被执行。未命中的情形将参照图3d来解释。

在图3d中，可以看出，就像在图3c中那样，虚设字线在时间301被断言。然而，在这一情形中，在时间t101处，跟随着命中310未被断言(即，指示存在未命中)，没有一个字线将被激活。相应地，此时，虚设字线被停用并且避免了字线的激活。对高速缓存300尝试的读操作在这一阶段处完成。将领会，读操作可行进至检查下一级高速缓存或主存储器，但是那些动作在本公开的范围之外。继续参照图3d，还可以看出，基于虚设字线在t301被断言，vref和cout0/1可以开始稳定。然而，在指示未命中的命中310之后，它们将被重置为它们的初始状态。由此，在未命中的情形中，仅虚设字线在命中的错误预期中被断言，但是其他的位单元未被打扰。saen信号也保持关闭，所以感测放大器未被启用，由此防止不必要的功耗。

添加虚设字线以加速读访问的示例性方面可涉及要被激活的虚设单元，而不是存储数据的数据单元。通过重新访问图1a的具有所包括的示例性虚设单元的修改的mram系统100来描述添加此类虚设单元。

参照图4a，示出了mram400。mram400包括图1的mram系统100，并且附加地包括虚设电路系统450。虚设电路系统450包括虚设数据单元402a-b以及虚设参考单元404a-b。虚设数据单元402a-b被配置成类似于mtj位单元136a-b，但是存储在它们中的数据值不涉及存储在mram中的实际数据。虚设参考单元404a-b类似于参考单元138a-b，并且它们配置有平行电阻rp(逻辑“0”)和反平行电阻rap(逻辑“1”)电阻元件以生成有效电阻rref。在虚设字线350被激活时，nmos晶体管406a-b和408a-b被导通，这创建了替换路径，以用于电流流经并且用于发起vref116的稳定。

图4b解说了mram400的对应时序图。与图1b相反，图4b揭示虚设字线断言发生在时间t301处。在时间t302处使得列地址对应于虚设数据单元402a-b。在时间t303发起vref和cout0/1的稳定。注意，时间t301、t302和t303在实际字线被激活的时间t101’之前发生。由此，在时间t305处，均衡信号被停用并且用于生成cout0/1的感测操作在时间t101’不久之后开始。输出gdout0/1由此在时间t308可用。比较图1b和4b，可以看出，时间t308显著低于常规mram系统100中输出为可用的时间t108。

将领会，示例性方面包括用于执行本文中所公开的过程、功能和/或算法的各种方法。例如，如图5所解说的，示例性方面可包括在框500处开始的方法，其中开始对磁阻式随机存取存储器(mram)(例如，图4a的400)的读操作。该方法包括：在确定mram中是否存在针对与读操作对应的第一地址的命中之前，至少基于该第一地址的位子集(例如，索引302b的第一部分)来激活虚设字线(例如，在图3c的时间t301处的350)——框502；基于虚设字线来获得用于读取该第一地址处的mram的mram位单元(例如，图4a的136a-b)的稳定参考电压(例如，图4a的vref116)——框504；以及如果存在命中，则使用该稳定参考电压来读取该第一地址处的mram位单元——框506。

在mram中发起针对第一地址(例如，302)的读操作——框500；在确定mram中是否存在针对该第一地址的命中之前：基于该第一地址的位子集(例如，索引302b的第一部分)来激活虚设字线(350)；以及基于连接至虚设字线的虚设单元(例如，402a-b和404a-b)来发起参考电压(例如，图4a的vref116)的稳定过程——框502；获得稳定参考电压——框504；确定在mram中是否存在针对该第一地址的命中(例如，310)——框506；以及如果存在命中，则基于从该第一地址确定的行地址来激活第一字线(例如，图4a的wl130)，并且基于稳定参考电压来读取连接至该第一字线的mram位单元(例如，136a-b)——框508。

现在参考图6，示出了包括示例性高速缓存300的无线设备的特定解说性实施例的框图。无线设备600包括耦合至存储器632的处理器664。无线设备600被示出为包括图3a的高速缓存300，如先前所描述的，高速缓存300可以利用使用虚设字线来加速vref稳定的示例性方面。

图6还示出了耦合至处理器664和显示器628的显示器控制器626。编码器/解码器(编解码器)634(例如，音频和/或语音编解码器)可被耦合至处理器664。还解说了其他的组件，诸如无线控制器640(其可包括调制解调器)。扬声器636和话筒638可被耦合至编解码器634。图6还指示无线控制器640可被耦合至无线天线642。在一特定实施例中，处理器664、显示器控制器626、存储器632、编解码器634、以及无线控制器640被包括在系统级封装或片上系统设备622中。

在一特定实施例中，输入设备630和电源644被耦合至片上系统设备622。另外，在一特定实施例中，如图6中解说的，显示器628、输入设备630、扬声器636、话筒638、无线天线642、以及电源644在片上系统设备622的外部。然而，显示器628、输入设备630、扬声器636、话筒638、无线天线642、以及电源644中的每一者可被耦合至片上系统设备622的组件(诸如接口或控制器)。

应当注意，虽然图6描绘了无线通信设备，但是处理器664和存储器632也可被集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理(pda)、移动电话、智能电话、膝上型设备、固定位置数据单元、或计算机、和/或半导体管芯中。

本领域技术人员将领会，可使用各种各样的不同技术和技艺中的任何技术和技艺来表示信息和信号。例如，以上描述通篇引述的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光学粒子、或其任何组合来表示。

另外，本领域技术人员将领会，结合本文所公开的实施例的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、框、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。

结合本文所公开的实施例的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中实施。软件模块可驻留在ram存储器、闪存存储器、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动盘、cd-rom或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。

相应地，本发明的实施例可包括计算机可读介质，该计算机可读介质实施一种用于操作具有分离的私有信息和共享信息高速缓存的多处理系统的方法。相应地，本发明并不限定于所解说的示例并且任何用于执行本文所描述的功能的装置被包括在本发明的实施例中。

尽管前述公开示出了本发明的解说性实施例，但是应当注意，可在不脱离如由所附权利要求限定的本发明的范围的情况下对本文作出各种改变和修改。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。