用于提供三维非挥发性集成存储器和动态随机存取存储器的方法与设备与流程

优先权

本申请要求基于系列号为62/242,614，2015年10月16日提交的标题为“3dnandanddramintegratedflashmemory”的美国临时专利申请，系列号为62/068,693，2014年10月26日提交的标题为“2dand3dnandflashmemorieswithmulti-pagereadandwrite”的美国临时专利申请，以及系列号为.62/137,242，2015年3月24日提交的标题为“3dnandanddramintegratedflashmemory”的美国临时专利申请的优先权权益，其全部内容通过引用并入本文中。

该申请是系列号为14/846,673，标题为“methodandapparatusforwritingnonvolatilememoryusingmultiple-pageprogramming”，2015年9月4日提交的共同待决的美国专利申请的部分继续申请(cip)，该申请还要求基于系列号为62/046,902，2014年9月6日提交的标题为“nandflashmemorywithmultiple-pageprogramming”的美国临时专利申请的优先权的权益，其全部内容通过引用并入本文中。

相关申请的交叉引用

本申请包含的主题可能涉及系列号为14/864,741，标题为“methodandapparatusforstoringinformationusingamemoryabletoperformbothnvmanddramfunctions”，2015年9月24日提交且转让给本发明的受让人的美国申请(代理人案号：neosemi.pt3)的主题。

本发明示例性实施例涉及半导体与集成电路领域。尤其，本发明的示例性实施例涉及存储器和储存装置。

背景技术：

非挥发性存储器，比如nand或nor型闪存，广泛用于当今科技世界。其独特的单元以及阵列结构可提供小单元尺寸、高密度、低写入电流以及高通量。非挥发性存储器，比如nand型闪存，成为用于各式装置及系统的主要储存型存储器，比如存储卡、usb闪存驱动器以及固态驱动器。闪存的一些示例性应用包括个人计算机、pda、数字音频播放器、数字相机、移动电话、合成器、电子游戏机、科学仪器、工业机器人以及医疗电器等。

随着半导体处理技术的近期发展，nand闪存自二维(“2d”)至三维(“3d”)的转化变为可能。例如，三维nand闪存可达到128至256千兆位(“gb”)的储存容量。虽然例如常规三维nand闪存技术可使用16纳米(“nm”)科技，但与动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)的速度相比，nand闪存的典型速度相对较慢。

然而，与典型的三维nand型闪存相关的缺点在于非挥发性存储器(“nvm”)芯片和随机存取存储器(例如dram和/或sram)之间的数据传输。因为常规nvm和dram制作于不同的晶粒上，经由外部总线的nvm和dram之间的通讯通常会妨碍整体数据传输速率。

与常规nand型闪存相关的另一缺点在于，其具有相对编程速度较慢。造成编程速度和/或擦除速度较慢的一个原因在于，常规nand闪存执行单页编程。对于一些应用，在非挥发性存储器储存中，较慢的编程速度和/或擦除速度成为限制。

技术实现要素：

本发明的一个实施例公开一种能够呈堆栈构型排列的挥发性与非挥发性混合式存储器装置储存信息的存储器系统。一方面，该存储器系统包括有存储器元件、汲极选择闸极(“dsg”)晶体管以及电容器元件。在一实例中，每一存储器元件包括源极端、闸极端、汲极端以及非挥发性单元。该存储元器件以成串形式排列，且该元件互相连接在源极端和汲极端之间。该dsg晶体管的汲极端耦合至存储器元件的源极端，且该dsg晶体管的闸极端耦合至dsg信号。该电容的汲极端耦合至第一dsg晶体管的源极端。该电容元件被配置成执行动态随机存取存储器(“dram”)功能。

通过下面阐述的详细说明、附图以及权利要求书，本发明的其它特色及优点将变得明显。

附图说明

从下文详细说明以及本发明各实施例的附图，可更为彻底地理解本发明的示例性实施例，然而，前述内容仅供解释与理解之用，而不应将本发明局限于特定实施例。

图1a至1b为展示根据本发明的一实施例，能够使用三维(“3d”)非挥发性存储器(“nvm”)阵列和动态随机存取存储器(“dram”)储存数据的数字处理系统的方块图。

图2a至2b为展示根据本发明的一实施例，具有多个呈3d构型排列的nvm串的混合式nvm/dram存储器装置的示意图。

图2c为展示根据本发明的一实施例，波形与各种闸极信号相关以管理三维nvm及dram(“nvm/dram”)储存构型的时序图。

图3a至3d为显示根据本发明的一实施例，与3dnvm/dram混合式存储器装置相关的3d物理布局的竖直取向的方块图。

图4a至4f为展示根据本发明的一实施例的3d混合式nvm/dram存储器装置的竖直取向的物理布局的可替换方面的方块图。

图5a至5f为展示根据本发明的一实施例，3d混合式nvm/dram存储器装置的竖直取向上的物理体布局的可替换方面的方块图。

图6a至6f为显示与根据本发明的一实施例的3d混合式nvm/dram存储器装置相关的物理布局方面的3d方块图。

图7a至7b为显示根据本发明的一实施例，使用不同串接模式的3d混合式nvm/dram存储器装置的物理布局的3d方块图。

图8a至8c为显示根据本发明的一实施例，使用不同的dram字线(“dwl”)构型的3d混合式nvm/dram存储器装置的物理布局的3d方块图。

图9a至9b为显示根据本发明的一实施例，使用不同的dram传递闸极(“dpg”)构型的3d混合式nvm/dram存储器装置的物理布局的3d方块图。

图10a至10b为显示根据本发明的一实施例，使用不同的dram传递闸极(“dpg”)构型的3d混合式nvm/dram存储器装置的可替换物理布局的3d方块图。

图11a至11b为显示根据本发明的一实施例，具有多层电容层的3d混合式nvm/dram存储器装置的物理布局的3d方块图。

图12a至12b为显示根据本发明的一实施例，具有多层电容层的3d混合式nvm/dram存储器装置的可替换物理布局的3d方块图。

图13a至13b为显示根据本发明的一实施例，使用可替换的竖直结构的3d混合式nvm/dram存储器装置的物理布局的3d方块图图14为显示根据本发明的一实施例的3d混合式nvm/dram存储器装置的物理布局的侧视角的3d方块图。

图15至17为显示根据本发明的一实施例，使用不同电容层的3d混合式nvm/dram存储器装置的物理布局的3d方块图。

图18为展示根据本发明的一实施例的3d混合式nvm/dram存储器装置的操作的流程图。

图19为展示根据本发明的一实施例的3dnvm/dram储存装置的制造程序的处理的流程图。

具体实施方式

本发明的示例性实施例将描述使用挥发性和非挥发性存储器装置储存装置的方法、装置以及设备。

本领域普通技术人员会认识到，本发明以下的详细描述仅用以说明，而并非意欲作为限制。对于技术人员而言，可很容易想到本发明的其它实施例具有本申请的优点。如附图所示，对本发明的示例性实施例的实施进行详细指引。在附图和以下的详细描述中，相同的附图标记(数字)表示相同或相似部分。

根据本发明的实施例，本文所述的元件、过程步骤以及/或数据结构可使用各种操作系统、计算平台、计算机程序和/或一般用途的机器而加以实施。其中，包括一连串处理步骤的方法由计算机或机器加以实施，且这些处理步骤能由该机器以一连串可读指令储存，这些处理步骤可储存于有形媒体上，比如：计算机存储器装置(例如，rom(只读存储器)、prom(可编程只读存储器)、eeprom(电子擦除式可编程只读存储器)、闪存、跳转驱动器等)；磁性储存介质(例如，磁带、磁盘驱动器等；光学储存介质，(例如，cd-rom、dvd-rom、纸卡及纸带等；以及其它已知种类的程序存储器。

现在，本领域普通技术人员会意识到，本文所描述的装置可形成于常规半导体基板上，或其可以薄膜晶体管(tft)形式简单形成于基板上方，或在绝缘层比如玻璃(sog)、蓝宝石(sos)上的覆硅(soi)内，或本领域普通技术人员已知的其它基板上。现在，本领域普通技术人员还会意识到，上述基板在掺杂浓度范围内也起作用。基本上，能形成pfet和nfet的任何处理都会起作用。掺杂区可扩散或可以嵌入。

术语“系统”在本文中一般用于描述任何数目的元件、构件、子系统、装置、组合开关元件、组合开关、路由器、网络、计算机和/或通讯装置或机构或其元件的组合。术语“计算机”在本文中一般用于描述任何数目的计算机，包括(但不限于)个人计算机、嵌入式处理器和系统、控制逻辑、asic、芯片、工作站、主机等。术语“装置”在本文中一般用于描述任何类型的机构，包括计算机或系统或其元件。术语“任务”和“处理”在本文中一般用于描述任何类型的运行程序，包括但不限于：计算机处理、任务、路线、执行应用程序、操作系统、用户处理、设备驱动器、原代码、机器或其它语言等，且可为交互式和/或非交互式、本地和/或远程执行、在前景和/或背景中执行、在用户和/或操作系统地址空间执行、库存程序和/或独立应用程序，且并非限于任何特定的存储器分区技术。包括但不限于：方块以及流程图的图中所示的信号和信息步骤、连接和处理在各种实施例中，通常以连续或平行的不同次序和/或通过不同元件和/或通过不同连接关系而执行，但都保持在本发明的范围与精神内。

本发明的一实施例揭露一种能够使用呈堆栈构型排列的挥发性和非挥发性混合式存储器装置储存信息的存储器系统。在一方面，该存储器系统包括存储器元件、汲极选择闸极(“dsg”)晶体管和电容元件。在一实例中，每一存储器元件包括源极端、闸极端、汲极端以及非挥发性单元。该存储器元件以成串形式排列，且该元件互相连接在源极端和汲极端之间。该dsg晶体管的汲极端耦合至存储器元件的源极端，且该dsg晶体管的闸极端耦合至dsg信号。该电容的汲极端耦合至第一dsg晶体管的源极端。该电容元件被配置成执行动态随机存取存储器(“dram”)功能。

图1a为展示，能够使用根据本发明的一实施例的三维(“3d”)非挥发性存储器(“nvm”)阵列和动态随机存取存储器(“dram”)储存数据的数字处理系统的方块图100。在一实施例中，方块图100包括一处理器150、nvm储存器152以及总线158。处理器150还包括芯片存储器160和总线管理器156，其中该芯片存储器160还包括双功能3d储存器102，该双功能3d储存器102能够基于模式选择执行dram功能和/或nvm功能。在一实施例中，该储存器102为3dnvm和dram(“nvm/dram”)混合式存储器装置，其中三维nvm108系位于储存器102的一分区，而三维dram106位于该储存器102的另一分区。在一实例中，dram106耦合至nvm108，用于数据储存以及紧急备份。在一方面，nvm可为nand型闪存、nor型闪存、浮动闸极单元、电荷捕捉式单元、sonos单元、pmos单元、分离式闸极单元、相变存储器(pcm)、eeprom(擦除式可编程只读存储器)或nand、nor、pcm和/或eeprom存储器的组合。为简化前述讨论，在说明书中将以nand型闪存作为示例性的nvm。但应注意的是，即使将一或多个方块(或装置)加入方块图100或从方块图100移除，也不会改变本发明的示例性实施例的基本概念。

包括混合式nvm单元108和dram单元106的储存器102可指3d混合式nvm/dram或dram-nand(“dnand”)。须注意的是，dram单元和nand单元彼此耦合，以增强存储器性能。在一方面，dnand单元具有与nand单元相似的类nand单元结构，其中该dnand单元可基于操作模式用作nand单元和dram单元。虽然存储器160为在中央处理单元(cpu)150内的嵌入式存储器，存储器160也可为能提供nvm和dram双功能独立式存储器芯片。

由于三维nvm/dram102使用相似的nand串以同时提供dram储存功能以及nand闪存功能，在一方面，三维nvm/dram102能将dram单元和nand单元都置于单一芯片或晶粒上。为建立或制造与nand处理兼容的dram，nand和dram单元可同时制造于单一芯片或晶粒中。nand阵列和dram阵列也可嵌入微控制器或任何其它芯片中。

在操作时，芯片存储器160能够促进经由总线158在nvm/dram102和nvm152之间数据传输。总线管理器156能够在存储器160的nvm/dram102和nvm152之间同时传输数据。在另一实施例中，在紧急停机或电力中断时，芯片存储器160能够将dram106内的数据备份至nvm单元108。

使用同时包含dram和nvm的芯片存储器160的一个优势在于，其可便于同时进行多页nvm编程以及多块擦除。此外，芯片存储器160还改进在芯片存储器160和使用三维nvm/dram102的nvm152之间的数据传输总速度。此外，使用芯片存储器160的另一优势在于，在紧急时刻可将数据自dram单元106备份至nvm单元108。

图1b为展示能够使用根据本发明的一实施例的3d混合式nvm/dram存储器装置储存数据的数字处理系统的方块图101。在一实施例中，方块图101包括处理器150、nvm储存器172和总线158。nvm储存器172还包括能够执行dram功能和nvm功能的一或多个3d混合式nvm/dram存储器装置。在一实施例中，混合式nvm/dram存储器装置170包括一或多个3d阵列172，其中每一3d阵列172包括dram部分176和nvm部分178。在一实施例中，dram部分176包括能够暂时储存数据的一或多个dram单元。nvm部分178包括能够长久储存数据的一或多个nvm串。在一方面，dram单元耦合至nvm单元，用于数据储存以及紧急备份。

图2a至2b为展示根据本发明的一实施例，具有多个呈3d构型排列的多个nvm串的混合式nvm/dram存储器装置的示意图290-291。示意图290显示根据本发明的一实施例的2d阵列的实施例。该2d阵列包括至该单元串的金属氧化物半导体(mos)电容器401-404，其中mos电容器401-404能够保持电荷。此外，成组的次级汲极选择闸极(dsg)405-408加入该串内，以管理dram操作和/或nvm操作。应注意的是，即使将一个或多个方块(或装置)加入示意图290或从示意图290移除，也不会改变本发明的示例性实施例的基本概念。

在一实施例，该混合式nvm/dram存储器装置包括存储器元件、dsg晶体管和电容元件，配置成储存信息。每一存储器元件具有源极端、闸极端、汲极端和非挥发性单元。该存储器元件排列成在存储器元件的源极端和汲极端之间互相连接的串。在一实例中，该串是指称nand型nvm串、nand串、nand单元、nvm单元串等。

该dsg晶体管具有源极端、汲极端以及闸极端，其中该dsg晶体管的汲极端耦合至该存储器元件的源极端。该dsg晶体管的闸极端耦合至用于控制该dsg晶体管的逻辑状态的第一dsg信号。该混合式nvm/dram存储器装置还包括ssg，其中该ssg元件的源极端耦合至排列成串的存储器元件中的一个的汲极端。

一方面，该电容器元件包括源极端、汲极端以及闸极端，其中该电容的汲极端耦合至该dsg晶体管的源极端。该电容器元件能够执行dram功能。一方面，该nvm/dram混合式存储器装置还包括第二dsg晶体管，其中该第二dsg晶体管的汲极端耦合至该电容器元件的源极端。该电容器元件可为任何种类的半导体电容器，比如，mos电容器、pip(聚硅-绝缘-聚硅)电容器、堆栈式电容器、圆柱型电容器等。

图2b显示与图290相似的图291，其不同处在于图291展示使用3d布局技术的三维nvm/dram阵列架构。在一实例中，mos电容器(“cap”)411-414用于保持电荷。另外，加入成组的次级dsg415-418以管理dram操作和/或nvm操作。在这些阵列架构中，每页的数据储存于mos电容器411-414内，随后再编程至所选择的单元。mos电容器闸极411-414连接至适当的电容器电压，比如，能够启动mos晶体管411-414的vdd或其它电压。

使用三维nvm/dram存储器装置的优势在于，该装置能够执行多页读取操作和多页写入操作。

图2c系为展示根据本发明的一实施例，波形与各种闸极信号相关以管理三维nvm/dram储存构型的时序图292。时序图292显示图2a或2b所示的三维nvm/dram阵列架构的编程波形。在t0时，bl(位线)施加有每页的数据，且dsg[0]–dsg[n]施加有vdd脉冲以将数据逐页加载至该mos电容器内。在载入该mos电容器后，在t1时，该dsg施加有vdd以启动该次级dsg，从而将数据自mos电容器加载至该单元串。该wl施加有vpgm以及vpass以进行编程。在t2时，该wl电压放电，并完成编程脉冲。

根据本发明的一实施例，如图2a至2b所示的2d和3d阵列架构可执行多区块擦除操作。至少有三种方式可以进行擦除操作。第一种方式是将高电压vers(比如18v至20v)施加至该单元中的p井。选定的多个区块的wl施加0v，其可通过fowler-nordheim穿隧效应使电子自浮动闸极注入至信道区，以降低单元的vt(阀值电压)。同时，未选定的块的wl浮动，从而使wl经p井耦合至18-20v，而使该未选定的单元不被擦除。

第二种方式是将该单元置于多个p井，例如将一区块置于一p井。在擦除操作过程中，对选定的多个区块的p井区施加vers(擦除电压，比如18-20v)，同时wl施加0v以对于该单元进行擦除。未选定的区块的p井以及wl施加0v，以阻止擦除操作。

第三种方式需要负wl电压。选定的多个区块的wl施加高负值电压，例如-18v至-20v。p井施加0v，这会使电子从浮动闸极注入该该通道区，从而擦除该单元。未选定的区块的wl施加0v，以阻止擦除。

应注意的是，在三维nvm/dram存储器装置内的该nvm单元可为任何类型的nvm单元，包括(但不限于)nand闪存、浮动闸极(fg)单元、诸如sonos(硅-氧化物-氮化物-氧化物-硅)单元的电荷捕捉式单元、pmos单元、分离型闸极单元等。

图3a为展示与根据本发明的一实施例的3d混合式nvm/dram存储器装置相关的竖直方向的3d物理布局的方块图390。方块图390展示nvm和dram混合式布局，其中dram单元201堆栈于三维nand串202的顶部。在可替换实施例中，三维nand型nvm串202延伸至包括dram单元201，其中nvm串202以及dram单元201都集成于信道或聚硅信道207内。应注意的是，即使将一个或多个方块(或装置)加入方块图390或从方块图390，也不会改变本发明的示例性实施例的基本概念。

dram单元201包括选择晶体管203以及mos电容器204，其中选择晶体管203连接至dram字线(dwl)，而mos电容器204连接至电容器(“cap”)电压。该cap电压正常情况下对于nmos为正值电压，对于pmos为负值电压，其中cap电压的功能在于启动该mos电容器204的信道区。一方面，dram单元201包括多个电容器以增强随机存取储存能力。

三维nand串202，其也可被称为三维nand型nvm串，为三维nand闪存单元串。nand串202包括dsg、ssg以及多个串连单元wl0-wln。在一实例中，该选择闸极(比如，dsg或ssg)具有较长通道长度，其原因部分在于对于关闭一或多个编程高电压的需求。需注意到，nvm单元以侧向方位放置，能够将一nvm单元堆栈至另一nvm单元的顶部。一方面，nand串202可包括的单元数目介于8至128个nvm单元。nand串202以及dram单元201经由信道207耦合。

可为聚硅信道的信道207包括两个扩散区205-206。扩散区205-206可经由n型掺杂程序产生或形成，因此可被称为nmos晶体管。可替换地，扩散区以p型掺杂程序产生，因此通常可被称为pmos晶体管。通道207由硅或聚硅形成或制成。在一实例中，信道207并未掺杂或仅以掺杂物轻度掺杂并且在扩散区205-206使用相反种类的掺杂物或掺杂剂。在一方面，通道207以闸极氧化物或高k值介电材料209形成。可替换地，使用ono(氧化物-氮化物-氧化物)层或其它任何类型的电荷捕捉层210储存电荷，比如电子或电洞以代表单元数据。对于nmos，基板208可为p-sub，或者对于pmos，基板208可为n井，其中通道207建构为取向实质上与基板208垂直。使用金属层211以经由位线(“bl”)接收或传递数据。

图3b为显示与图3a中所示三维dram和nand单元串实质上等效的电路的示意图392。该示意图392包括用于dram单元的晶体管或元件m7-m8。此外，nvm单元或晶体管m0-m6用于建构该三维nand串。

使用混合式nvm/dram存储器装置的优点在于，其将三维nvm单元串与dram单元集成于相同芯片上，从而提高整体数据吞吐量以供高速应用。举例而言，对于非挥发性储存，该dram单元数据可写入该三维nand串中选定的页内。当系统需要储存于该nand-nvm串的数据时，其可将该数据自nvm单元中所选定的页读至dram单元。由于在dram以及nand单元之间的读/写操作可同时对多个存储器的串加以执行，该混合式nvm/dram存储器装置可实现高速读和写的操作。

图3c至3d为显示与根据本发明的一实施例的三维nvm/dram相关的竖直方向的3d物理布局的方块图396、398。方块图396展示除了mos电容器的信道区301掺杂的掺杂物类型与其余通道207所用掺杂物类型相反之外，与图3a中的方块图390所示的3d布局类似的3d布局。mos电容器的通道区301便于使mos电容器204成为一耗尽型晶体管，藉此其不需要闸极电压cap来启动信道区。图3d为展示图3a所示的单元串的等效电路的示意图398。应注意的是，mos电容器m8用耗尽型晶体管来表示。

图4a为展示根据本发明的一实施例的竖直方向的三维nvm/dram存储器装置的物理布局的可替换方面的方块图490。除了mos电容器204包含高k值介电材料层401，而选择闸极比如dsg和ssg具有闸极氧化层209之外，方块图490所示的存储器装置与图3a所示的方块图390所显示的存储器装置相似。该高k值介电材料与二氧化硅相似，其中k是称具有高介电常数k值的材料。

图4b为展示根据本发明的一实施例的竖直方向的三维nvm/dram存储器装置的物理布局的可替换方面的方块图491。除了选择闸极、单元以及电容器具有与闸极介电质所用的相同或实质相同的ono层402之外，方块图491中所示的存储器装置与图3a中的方块图390所示的存储器装置相似。应用ono层402的好处在于，其可简化整个制作过程，藉此降低制造成本以及资源。

在操作时，nand串的dsg以及ssg应该选用或控制闸极与信道间的电压差，以避免对电容器或nvm单元的非预期编程化。例如，闸极和信道间的电压差不应超过预定的所需电压，例如10伏特(“v”)，因为其可能造成电子隧穿现象。应注意的是，dram单元的操作电压正常是较低的，因此，在nvm单元和电容器之间的非预期单元编程也应较低。

图4c为展示根据本发明的一实施例的竖直方向的三维nvm/dram的物理布局的可替换方面的方块图492。图4d显示图4c所示的方块图492中所示的三维nvm/dram单元结构的等效电路的示意图493。除了电容部分分成多个电容器403a至403d之外，方块图492所示的存储器装置与图3a所示的方块图390中所示的存储器装置相似。电容器403a-403d的闸极端连接至不同的控制信号cap1、cap2和/或capm。在一实例中，该控制信号cap1、cap2以及capm可连接至相同信号。可替换地，该控制信号cap1、cap2以及capm可连接至不同电压，以启动和/或关闭该电容器的通道，从而改变或调整与电容部分(比如，电容器元件201)相关的电容器的容量。使用多个电容器403a-403d的优势在于，其使用相同的处理模块以形成多个电容器的字线。

图4e为展示根据本发明的一实施例的竖直方向的三维nvm/dram存储器装置的物理布局的可替换方面的方块图494。图4f展示图4e所示的方块图494中所示的三维nvm/dram单元结构的等效电路的示意图495。除了该多个电容器替换成多个存储器单元404a-404c之外，方块图494所示的存储器装置与图4c所示的方块图492中所示的存储器装置相似。一方面，与dram单元201相关的信道207应用ono层406或其它类型的电荷捕捉层以储存单元数据。存储器单元404a-404c连接以控制信号或字线，例如wl0a、wl1a以及wlma。

在一实施例中，存储器单元404a-404c可在两种操作模式下操作。在一模式中，该存储器单元可用作nand闪存单元以储存数据。在另一模式中，该单元可用作mos电容器以将数据暂时性保存于单元(比如dram单元)的信道内。在dram的操作模式中，数据可编程至在nand-nvm串或底部部分202的nand闪存单元405a-405c的所选字线。相似地，存储器单元405a-405c也可具有两种操作模式。在一模式中，存储器单元405a-405c可用作为nand闪存单元。在另一模式中，存储器单元405a-405c也可用作dram单元，而暂时性保存数据，并随后将其编程至上部的nand闪存单元404a-404c。一方面，dram选择晶体管(“dwl”)203被配置成具有较长通道长度，以在存储器单元404a-404c的编程循环中处理较高的电压。

图5a至5f，展示根据本发明的一实施例的显示竖直方向的3d混合式nvm/dram存储器装置的物理布局的可替换方面的方块图。图5a显示三维nvm/dram单元结构590的一实施例，除了该串“折入”相邻两竖直串550-552之间之外，其与图3a所示的三维nvm/dram单元结构相似。该竖直串550-552中的每个包括该nand单元的一部分或一半。一方面，竖直串550-552通过信道207或部分信道501(“管道”)相连，其中通道207被配置成u型串。

该u型串的底部部分为管道501，其位于背闸极(“bg”)上。bg沉积于基板208上，用于启动管道501的通道。在一实施例，sl连接至金属层。在制造过程中，用于竖直串550-552的层与nand型nvm单元沉积于基板208上方。在将选择闸极(即，dsg和ssg)沉积于该串550-552上方后，随后蚀刻所述层以使该二个串分离。在形成nvm型串后，其过程继续将dram单元沉积于该bl侧。当完成dram单元沉积后，一旦应用bl和sl，该过程即结束。

图5b展示了三维nvm/dram单元结构592，除了该二个串从底部至dram选择闸极具有相似的结构之外，其与图5a所示的单元结构相似。在一实施例中，三维nvm/dram存储器装置包括额外的dram单元以及选择闸极502。该额外的dram单元包括位于该sl侧的mos电容器503。在操作过程中，数据可储存于二dram单元。在另一实施例中，dram单元也可关闭。例如，dram单元的源极侧可通过启动选择闸极502以及mos电容器503而关闭，据此使该dram单元成为虚设的装置。

图5c显示除了单一电容器分成多个电容器504a-504c之外，与图5a所示的单元结构相似的三维nvm/dram单元结构。图5d显示除了电容器204和503分别分成多个电容器504a-504c和505a-505c之外，与图5b所示的单元结构相似的另一三维nvm/dram单元结构。

图5e显示除了多个电容器504a-504c被多个nand闪存单元506a-506c取代之外，与图5c所示单元结构相似的三维nvm/dram单元结构。在一实施例中，使用ono层507或其它任何类型的电荷捕捉层储存或捕捉单元数据。在一实例中，该单元可具有两种操作模式，即nand闪存模式以及dram模式。

图5f显示除了多个电容器504a-504c和505a-505c分别被多个nand闪存单元506a-506c和508a-508c取代之外，与图5d所示单元结构相似的三维nvm/dram单元结构。在一实施例中，ono层507以及509或任何其它类型的电荷捕捉层可用于储存单元数据。

图6a至6f为显示与本发明的一实施例的3dnvm/dram混合式存储器装置相关的物理布局的方面的方块图。图6a为一示例性3d混合式nvm/dram存储器装置690，其中该装置690包括dram单元601以及nand单元串602。为简化前述描述，显示具有字线wl0-3的四(4)nand型nvm单元。在实际的产品中，每个串可包含超过32个nvm单元。图3a所示的装置390为装置690沿着轴线c-c的剖视图。在一实施例中，，mos电容器603可由与其它选择闸极以及nvm单元同样的材料形成，例如聚硅或金属。需注意的是，nand串具有共同的汲极选择闸极604。在操作过程中，当启动dsg604时，所有dram单元数据可由该nand串的所选字线写入或写入该nand串的所选字线。

图6b展示除了阵列以上下颠倒构型形成之外，与图6a所示结构相似的3d阵列结构的一实施例。dram单元601位于3d阵列结构的底部，nand串602位于3d阵列结构的顶部。采用上下颠倒的3d阵列结构的一个优点在于，整体阵列可建立于或沉积于逻辑部分610的顶部。逻辑部分610(比如微处理器以及总线)可自dram读取数据或将数据写入dram，且dram可自nand型nvm单元读取数据或将数据写入其中。该上下颠倒的3d阵列结构适合嵌入式或soc(芯片上的系统)应用。

图6c显示3d阵列结构的一实施例，其中dram单元601位于nand串602的sl侧(或底部)。mos电容器603沉积于沉积在sl上方的第二源极选择闸极(“ssg2”)612的上方。可启动第一源极选择闸极(“ssg1”)，以根据在bl0-3的值而将数据写入dram单元。ssg1也可基于所选wl0-3而将数据自dram单元编程至nvm单元。在读取操作时，ssg2612用于开启或中断nand串以及sl之间的连接。在dram模式下，在关闭ssg2612后，电容器603将会与sl分离。

图6d显示除了nand串具有独立的dsg605-606之外，与图6a所示结构相似的3d结构的可替换实施例。例如，选择闸极连接至译码器的信号dsg0-3。该阵列结构可将部份数据自dram单元选择性地读取和/或写入nand串。图6e显示除了具有分离的mos电容器607-608之外，与图6d所示结构相似的3d阵列结构的另一实施例。包含分离的mos电容器607-608的物理结构使dram选择闸极609、mos电容器607以及nand汲极选择闸极605的图案得以在一个处理步骤中一起蚀刻。该分离的电容器可连接至相同的电容器电压cap。

图7a至7b为显示根据本发明的一实施例，使用不同串形式的3d混合式nvm/dram的物理布局的3d方块图。图7a显示除了如附图标记605以及701-705所指，nand串形式物理上分离之外，与图6b所示结构相似的3d阵列结构。应注意到，该混合式nvm/dram装置可以用某些特定半导体处理程序制造。可应用各种蚀刻过程以自顶部至底部形成层形式，其中基板位于底部。该位于同一水平面的分离的字线以及源极选择闸极可在该阵列外连接在一起。在制造过程中，基于应用，dram单元的选择闸极609以及电容器607可具有与nand串不同的物理形式。根据应用，nand串以及dram单元可具有相似或实质上相同的物理形式。为产生具有相似物理形式的nvm/dram装置，可在一个过程步骤中一起蚀刻除bl层外的自顶部至底部的层。

图7b显示除了源极线706-707形成于基板708中而非sl层中之外，与图7a所示结构相似的3d阵列结构的一实施例。位于基板或井708中的该源极线可由特定过程产生。在一实例，该源极线可被解碼或连接在一起。

图8a至8c为显示根据本发明的一实施例，使用不同构型的dram字线(“dwl”)的三维nvm/dram存储器装置的物理布局的3d方块图。图8a显示使用互连(int)层的3d混合式nvm/dram阵列的一实施例。int层801-802加入dram单元和nand串之间。该互连层可由导体材料制成，所述导体材料比如为可使dram单元连接至多个nand串的聚硅或金属。使用int层801-802的优点在于降低dram单元的数目。在该互连层将dram单元连接至两个nand串后，通过选择nanddsg605-606中的一个，可将储存于dram单元的数据写入该两个nand串或自nand串写入。

图8b显示使用互连层803的3d混合式nvm/dram装置的另一示例方面。在将一dram连接至四个nand串后，储存于该dram的数据可写入至该四nand串中的一个或从该四nand串中的一个检索出。应注意的是，互连层的应用使3d混合式nvm/dram具有弹性，藉此可优化dram以及nand单元的数目上的比例。互连层可降低dram单元的数目，藉此如图8a至8b所示，可使dram单元间距放宽。图8c显示3d混合式nvm/dram阵列的另一方面，其中该dram选择闸极dwl0-1以及位线bl0-1d的数目可以减至一半。图8c所示布局的优点在于使混合式nvm/dram阵列的物理布局的间距放宽。

图9a至9b为显示根据本发明的一实施例，使用不同构型的dram传递闸极(dpg)的三维nvm/dram的物理布局的不同方面的3d方块图。图9a展示混合式三维nvm/dram阵列结构，其包含nandnvm串903、第一dram单元901以及第二dram单元902。虽然图9a所示的混合式阵列结构包含两个dram单元901-902，该混合式阵列结构中每串可包含两个以上的dram单元。应注意的是，即使将一或多个方块(或层)加入图9a至9b或从图9a至9b移除，也不会改变本发明的示例性实施例的基本概念。

一方面，该混合式nvm/dram阵列包含dram单元901-902以及nand串903，其中dram单元901-902堆栈在nand串903的顶部。第一dram单元901可通过bl0-3经dwl0-3的选择而进行存取。在一实施例中，第二dram单元902被配置成可经由该dram传递闸极(“dpg”)存取。在操作过程中，该混合式nvm/dram结构可使系统在第二dram单元902将数据写入或读取至nand串903中的一或多个nvm单元至或自nand串903中的一或多个nvm单元写入或读取的同时，对第一dram单元901进行存取。

对于mlc(多阶储存单元)应用方面，二位数据可同时储存于两个dram单元，比如，dram单元901-902。储存后，该二位数据可写入nand串903内的nvm单元。当执行mlc读取操作时，可读取nand单元的二位数据且储存于该两个dram单元中。

图9b显示除了使用多个独立的dpg904-905以便于dram单元间的通讯之外，与图9a所示结构相似的混合式三维nvm/dram阵列结构的另一实施例。dpg904-905或该传递闸极可由dpg0-3选择和/或控制。使用独立的dpg904-905的优点在于，其使存储器系统可将数据载至部分第二dram单元且写入在nand串中的nvm单元。

图10a至10b为显示根据本发明的一实施例，使用不同构型的dram传递闸极(“dpg”)的3d混合式nvm/dram阵列结构的可替换的物理布局的3d方块图。图10a展示混合式nvm/dram阵列结构的一示例性实施例，其包含有nand串1001以及dram单元1002-1003。图10a所示的混合式nvm/dram阵列结构除了dram单元1002-1003位于邻近基板的结构的底部之外，与图9a所示阵列结构相似。nand单元或nand串1001沉积于dram单元1002-1003的顶部。一方面，使用多个dps以便于dram单元1002-1003以及nand串1001间的通讯。图10b显示除了位于dram单元1001-1002间的dpg重构为多个相互独立的或分离的传递闸极dpg0-3之外，与图10a所示结构相似的3d混合式nvm/dram阵列结构的另一实施例。

图11a至11b为显示根据本发明的一实施例的具有多层电容层的3d混合式nvm/dram阵列结构的物理布局的方块图。图11a展示具有四个设置于nand串1105上方的dram单元1101-1104的结构。额外的dram单元使系统得以进行流水线操作(pipeliningoperation)，其中，例如，四页数据可加载至dram单元110-1104的四阶层中。加载的数据可依序写入nand串1105的nvm单元内。图11b显示除了dram单元1101-1104位于该结构的底部之外，与图11a所示结构相似的3d混合式nvm/dram阵列结构的另一实施例。在一实例中，nand单元或nand串1105位于或沉积于dram单元的顶部。

应注意的是，图11a至11b所示的四个dram单元结构仅供说明，且也可将额外的dram单元加入该3d混合式nvm/dram阵列结构或将其自该3d混合式nvm/dram阵列结构移除。

图12a至12b为3d方块图，其系显示根据本发明的一实施例的具有多层电容层的3d混合式nvm/dram阵列结构之替代性物理布局。图12a显示混合式nvm/dram阵列结构，其包含多个堆栈于nand串1205的顶部的dram单元1201-1204。在一实施例中，该dram单元(比如dram单元1202、1203)串联。在一方面，dram单元以这样的方式设置或制造：可以并联连接至被称为nor阵列结构的bl。在一实例中，该nor阵列结构可使系统能够以完全随机方式对该dram单元进行存取。图12b显示除了dram单元1201-1204位于或设置于该结构的底部部分之外，与图12a所示结构相似的混合式nvm/dram阵列结构的另一实施例。一方面，nand单元或nand串1205位于或设置于dram单元1201-1204的顶部。须注意到，图11a和12a所示的实施例特征可相互组合而使dram单元在串联中具有多个阶层且在并联中具有多个阶层。

图13a至13b显示根据本发明的一实施例使用可替换的竖直结构的三维nvm/dram的物理布局的3d方块图。图13a展示与图5a所示结构590有关的混合式nvm/dram阵列结构1390的一实施例，其中结构590为结构1390沿着a-a轴切开的剖示图。该nand串为折叠结构。该二个折叠串经由管道部分1301连接。使用该bg(背闸极)转入该管道1301的通道。图13b显示与图5b所示的结构592有关的3d混合式nvm/dram阵列结构1392的另一实施例。图5b所示的结构592为结构1392沿着b-b轴切开的剖示图。该混合式阵列结构1392在sl侧包括另外的dram单元1303，该另外的dram单元1303经由选择闸极1302耦合至sl。

图14为显示根据本发明的一实施例的混合式nvm/dram阵列结构的物理布局的3d方块图。图14显示具有dram单元1401和nand单元或串1402的混合式结构，其中该结构水平地而非竖直地放置或设置。在一实施例中，dram单元选择闸极1403和mos电容器1404水平放置或制造。

图15至17为显示根据本发明的一实施例，使用不同电容层的混合式nvm/dram阵列结构的物理布局的3d方块图。图15a显示混合式nvm/dram阵列结构的一实施例，该混合式nvm/dram阵列结构包括多个圆柱型电容器1503。应注意的是，其他类型的半导体电容器，例如mos电容器、pip(聚硅-绝缘体-聚硅)电容器、堆栈式电容器等可用于取代圆柱型电容器1503。由于dram单元的尺寸较大，dram单元1501可位于nand串1502的顶部，且互连层1504则可用于增加dram单元的间距。该混合式nvm/dram阵列结构显示每一dram单元连接至四个nand单元。图15b显示耦合至竖直选择闸极dwl0-1的四个dram单元的俯视图。

图16a显示除了dram单元1602位于该结构的下部nand串1601下方之外，与图15a所示结构相似的3d混合式nvm/dram阵列结构的可替换构型。为将dram单元1602连接至nand串1601，使用多个过孔和/或路径1603将下方互连处1604连接至上方互连处1605。将dram单元放置于接近该基板的结构下部位置处的优点在于，其使机载逻辑或cpu能轻易对该dram单元进行存取。一方面，每一dram单元系连接至四个nand单元，以增加dram单元的间距。图16b显示使用3d竖直选择闸极dwl0-1的四个dram单元cap的俯视图。

图17a展示混合式nvm/dram阵列结构的3d物理布局，该混合式nvm/dram阵列结构可经由dram单元的2d过程制成。在一实施例中，dram单元1702位于nand串1701的下方和基板或井1708的上方。dram单元1702包含pip电容器1704和mos选择闸极1707。源极和汲极扩散层1706沉积于基板1708上。使用独立闸极(“iso”)1709以使该单元的主动区与邻近单元独立或分离。由于dram单元1702位于基板1708上，dram单元1702连接至使用via1705的nand串1701。一方面，使用多个互连杆1703以便于每一dram单元和串1701的四个nand单元之间的通讯。图17b显示经由竖直选择闸极连接至nvm单元的四个dram单元cap的俯视图。

本发明的示例包括各种处理步骤，其将在下文进行描述。该方面的步骤可呈现在机器或计算机可执行指令中。该指令可用于指引通用或专用系统，该系统以指令编程，以执行本发明的示例方面的步骤。可替换地，本发明的示例方面的步骤可由包含用于执行该步骤的硬布线逻辑的特定硬件组件执行，或可由编程化计算机元件或客制化硬件元件执行。

图18为展示根据本发明的一实施例的混合式nvm/dram储存装置的操作的流程图1800。在方块1802处，当在第一时间框内启动第一dsg时，用于在混合式nvm/dram储存装置中进行多页同步编程的过程将第一数据从bl锁存至第一dram单元。该第一dram单元经由第一硅通道耦合至第一nvm串。

在方块1804处，当在该第一时间框内启动第二dsg时，第二数据从该bl锁存至第二dram单元。要注意的是，该第二dram单元经由第二硅通道耦合至第二nvm串。

在方块1806处，当写入dsg信号启动时，在第二时间框内，响应多个wl之的电压值，将来自该第一dram单元的第一数据储存于该第一nvm串，同时，将来自该第二dram的第二数据储存于该第二nvm串。该过程也能停止ssg信号，并在启动该wl之前启动源极线信号。该过程还能使该第一数据经由第一硅通道，沿着朝向该基板的方向，从该第一dram单元传至该第一nvm串。

图19为展示根据本发明的一实施例，显示三维nvm/dram储存装置的制造程序的流程图1900。在方块1902处，用于产生3d混合式nvm/dram储存装置的过程将第一组多个半导体层(“msl”)沉积于基板上，从而建构包括源汲选择闸极层的源极层。

在方块1904处，将第二组msl沉积于该第一组msl上，以形成呈竖直构型的nvm单元串，供长久储存数据。在一实施例中，32个nvm单元沿着远离该基板的竖直方向堆栈，供长久储存数据。

在方块1906处，该过程可将第三组msl沉积于该第二组msl上，从而形成包含有至少一汲极选择闸极层的汲极层。

在方块1908处，将第四组msl沉积于该第三组msl上，从而形成可暂时储存数据的dram层。第五组msl沉积于该第四组msl上，从而形成dram字线(dwl)层，以对电容进行管理。在一实施例中，该过程也能将至少一电容层设置于该第四组msl内，使其可捕捉电荷而进行数据储存。

前文显示并描述本发明的特定实施例，本领域普通技术人员应当理解，依据本文教导，可作出改变和修饰，而任何不悖离本发明的示例性实施例及其较广泛方面。因此，所附权利要求书理应涵盖任何符合本发明的示例性实施例的真正精神以及范围的改变与修饰。