面积高效的多位触发器拓扑的制作方法

本申请案依据35U.S.C.119(e)(1)主张2015年4月15日申请的第62/147,881号美国临时专利申请案的优先权。
技术领域：
本发明的
技术领域：
涉及连接于扫描链中的多位触发器。
背景技术：
：将多个触发器连接在一起成为形成寄存器的单个多位触发器。在此多位寄存器中，每一位为可独立地读取及写入。在串行扫描链中将多位寄存器中的个别位连接在一起。现有技术仅将位级联在一起且共享共同时钟/扫描产生逻辑。此现有技术提供优于离散独立触发器的一些面积及功率改进(例如，10％)。技术实现要素：本发明为一种多位触发器寄存器中的内部扫描逻辑的智能连接。此寄存器中的个别位连接于串行扫描链中。在本发明中，串行链为重用位n上的从锁存器与位n+1上的主锁存器之间的逻辑的连接。此重用减少实施多位寄存器所需的晶体管的数目。所需晶体管的数目的此减少促使所需集成电路面积随之减少，借此降低制造成本。替代地，使用本发明而节省的面积可用于其它目的。在不增加制造成本的情况下，此可增加对应集成电路的价值。附图说明图式中说明本发明的这些及其它方面，其中：图1说明具有数据及扫描输入的现有技术反相主从触发器的电路；图2说明来自图1的反相主从触发器的示范性4位寄存器的构造；图3说明根据本发明的示范性4位寄存器的构造；图4说明根据本发明的具有数据及扫描输入的反相主从触发器的电路；图5说明具有数据及扫描输入的现有技术非反相主从触发器的电路；及图6说明根据本发明的具有数据及扫描输入的非反相主从触发器的电路。具体实施方式图1说明具有数据及扫描输入的现有技术反相主从触发器100。主从触发器100分为输入/主区段110及从/输出区段130。输入/主区段110包含：输入区段FET111、112、113、114、115、116、117、118、121及121；及主锁存器，其包含时钟控制反相器123及反相器124。从/输出区段130包含：通过门131；从锁存器，其具有时钟控制反相器132及反相器133；及输出区段，其包含反相器134及135。反相器141及142(其提供相应经反相的时钟及扫描信号)不是输入/主区段110或从/输出区段130的部分。取决于输入，输入区段将节点120拉向电源+V或拉向接地。输入区段接收以下信号：作为输入的数据信号；作为扫描输入的Sin信号；正常及经反相的版本的扫描输入控制信号Scan/～Scan；及正常及经反相的时钟信号Clk/～Clk。取决于时钟相位，FET121及122两者皆为导通的或两者皆为切断的。主从触发器100以正常模式或扫描链模式操作。在正常模式中，ScanEnable为非作用的且～ScanEnable为作用中的。FET103及108为使主从触发器100与Sin信号隔离的切断器。如果Data输入信号为作用中的，那么在FET121及122为导通时节点120被拉向+V。如果Data信号为非作用的，那么在FET121及122为导通时节点120被拉向接地。在扫描模式中，ScanEnable为作用中的且～ScanEnable为非作用的。FET101及106为使主从触发器100与数据输入信号隔离的切断器。如果Sin输入信号为作用中的，那么在FET121及122为导通时节点120被拉向+V。如果Sin信号为非作用的，那么在FET121及122为导通时节点120被拉向接地。如所属领域中已知，FET121及122为任选的。通过用到节点120的导体代替FET121及122，图1的电路将正确地操作。所属领域的技术人员应认识到，输入区段中的一些场效应晶体管的连接顺序是无关紧要的。举例来说，在P沟道场效应晶体管111及112的顺序颠倒的情况下，电路将类似地操作。对于场效应晶体管对113及114、115及116以及117及118来说，情况也是如此。由时钟控制反相器123及反相器124组成的主锁存器保存节点120的状态。时钟控制反相器123的时钟控制与FET121及123具有相同意义。因此主锁存器保存预定时钟相位上的Data或Sin中的选定一者的状态。从/输出区段130存储主锁存器的先前状态。以时钟控制反相器123以及FET121及123的相反意义而时钟控制通过门131。在此相反时钟相位上，在由时钟控制反相器132及反相器133组成的锁存器中保存反相器124的输出的状态。由通过门131提供的此隔离使得能够从从锁存器读取触发器100的状态，同时在相同时钟循环期间将另一状态加载入主锁存器。通过在位于反相器135的输出处的Sout输出端子的反相器136的输出处的数据输出端子来读取从锁存器状态。两个反相器141及142提供相应逆信号。反相器141在其输入处接收Clk信号且产生逆信号～Clk。反相器142在其输入处接收ScanEnable信号且产生逆信号～ScanEnable。使用这些正常及逆信号来控制触发器100，如图1及上文描述中所说明。图1中所说明的电路通常以32个FET体现，如表1中所展示：电路元件FET的数目FET111到118、121及12210反相器124、133、134及1358时钟控制反相器123及1328通过门1312反相器141及1424总计32表1触发器(例如触发器100)一般部署在多位群组中，例如32、64、128等等。在现有技术中图1的电路针对每一个实施位重复。反相器141及142提供相同的功能且可在多位之间共享。图2说明四位寄存器的实例。每一位(位0201、位1202、位2203及位3204)由正常主110及正常从130组成。每一正常主110接收位输入。每一正常从130产生位输出。如果在四个位电路之间共享反相器141及142，那么此四位实例所需的总共FET如表2中所展示：电路元件FET的数目FET111到118、121及1224x10＝40反相器124、133、134及1354x8＝32时钟控制反相器123及1324x8＝32通过门1314x2＝8反相器141及1424总计116表2本发明探索正常模式与扫描模式之间的输出的差异。在正常模式中，触发器输出通 常必须将相对较长的导体驱动到使用电路。如果触发器组用于CPU寄存器堆，那么每一位输出必须将线驱动到可使用寄存器数据的所有功能单元。此一般需要针对每一输出级的大驱动容量。寄存器的大多数其它使用类似地需要针对数据位输出的大驱动容量。对于扫描模式来说，情况并非如此。如所属领域中已知，串行扫描链允许如下受测试电路的测试。在扫描模式中，数据经由串行扫描链加载入受测试电路的寄存器中。在扫描模式中，每一扫描链提供输入、受测试电路的一些数据寄存器与输出之间的串行路径。此布置允许通过在适当数据中扫描而将受测试电路的条件设定成所要状态。一组并行扫描链通常经设计以包含存储关于受测试电路的内部条件的数据的寄存器。在以此方式加载数据之后，受测试电路响应于针对时间间隔的其自身的时钟信号而在正常模式中操作。在此操作时间间隔之后，经由相同扫描链输出受测试电路的内部状态。可将受测试电路的内部状态的此视图与预期内部状态相比较。存储器位的此使用一般使用与正常模式不同的位之间的连接性。不是驱动长数据路径，扫描链通常连接到相同寄存器内的邻近位。此不需要大驱动容量会促使所需的FET数目的减少。通常仅在从当前寄存器到另一寄存器堆的串行链的输出上需要大驱动容量的现有技术构造。此将通常为寄存器的最后触发器或位。另外，寄存器的第一位的主的输入区段将通常需要对提供到FET栅极(正常主110)的连接而非到FET源极-漏极路径(共享主410)的连接的扫描链信号的更好的灵敏度。图3说明根据本发明的四位寄存器的实例。第一位(位0201)由正常主110及共享从430组成。位1202及位2203中的每一者由共享主430及共享从410组成。最后位(位3204)由共享主410及正常从130组成。正常主110及每一共享主410接收对应位输入。每一共享从430及正常从130产生位输出。此为根据本发明如何构造寄存器的实例。串行链包含寄存器中的连续位。寄存器中的第一位包含正常主110及共享从430。每一中间位包含共享主430及共享从410。寄存器中的最后位包含共享主410及正常从130。图4说明来自位n的共享从430及来自位n+1的共享主410的细节。这些被说明为邻近的，如将跨越位n与位n+1之间的位边界发生。共享从430包含：通过门431；从锁存器，其具有时钟控制反相器432及反相器433；及反相器435。共享主410包含：FET411、412、414、415、416、419、421及422；时钟控制反相器423；及反相器424。图3的四位寄存器还将包含针对逆Clk及ScanEnable信号的对应于反相器141及142的共享反相器(图4中未说明)。共享从430及共享主410的组合与正常从130及正常主110的不同之处在于：共享从430的Sout输出耦合到共享主410的Sin输入。由共享从430及共享主410组成的对与 由正常从130及正常主110组成的对相比需要更少的FET。在不具有对应于反相器134的电路的情况下，共享从/共享主组合供应直接来自由时钟控制反相器432及反相器433组成的锁存器的Sout输出。在共享主430中，将Sout输出供应到FET414及418的源极-漏极路径。这些FET对应于正常主110的相应FET104及108。因此共享主430不包含对应于FET113及117的FET。表3展示图3的四位寄存器实例所需的FET的数目。表3此展示与根据图2中所展示的现有技术所需的FET的数目相比节省12个FET。此FET的节省随着寄存器大小按比例缩放。针对数据读取/写入并行使用以及针对扫描链串行使用的N位寄存器与现有技术相比将使用(N-1)×4个更少的FET。此节省取决于所使用的共享主及共享从的数目，而不是取决于逆信号反相器的共享。此假设第一位包含正常主，最后位包含正常从，且共享所有其它主及从。减少此多位寄存器所需的FET的数目有利地增加对应集成电路的价值。集成电路在硅晶片中制造。每硅晶片的制造成本相对独立于所形成的集成电路的数目。所需的FET(例如由本发明所提供的FET)数目的减少减少每一集成电路的面积，且使更多的集成电路能够在同一晶片中形成。因此降低每一集成电路的制造成本。作为替代方案，使用本发明而节省的面积可用于其它目的。在通过保持相同面积而不增加制造成本的情况下， 此可增加对应集成电路的价值。图5说明具有数据及扫描输入的现有技术非反相主从触发器500。主从触发器500分为输入/主区段510及从/输出区段530。输入/主区段510包含：输入区段FET511、512、513、514、515、516、517、518、521及522；及主锁存器，其包含时钟控制反相器523及反相器524。从/输出区段530包含：时钟控制反相器531；从锁存器，其具有时钟控制反相器532及反相器533；及输出区段，其包含反相器534及535。反相器541及542(提供相应经反相的时钟及扫描信号)不是输入/主区段510或从/输出区段530的部分。除了通过门131由时钟控制反相器531替代之外，非反相主从触发器500类似于如上文所描述的反相主从触发器100而操作。表4中展示使用非反相主从触发器500的四位寄存器所需的总FET。电路元件FET的数目FET511到518、521及5224x10＝40反相器524、533、534及5354x8＝32时钟控制反相器123、131及1324x12＝48反相器141及1424总计124表4图6说明根据本发明的用于非反相主从触发器的共享从630及共享主610的细节。与图4类似，这些被说明为邻近的，如将跨越位边界发生。共享从630包含：时钟控制反相器631；从锁存器，其具有时钟控制反相器632及反相器633；及反相器635。共享主610包含：FET611、612、614、615、616、619、621及622；时钟控制反相器623；及反相器624。图3的四位寄存器还将包含针对逆Clk及ScanEnable信号的对应于反相器141及142的共享反相器(图4中未说明)。除了通过门431由时钟控制反相器631替代之外，非反相共享主610及共享从630类似于上文所描述的正常主410及共享从430而操作。表5中展示使用共享主610及共享从630的四位寄存器所需的总FET。表5所属领域的技术人员应理解，可在若干变化的情况下实践本发明。每一触发器可包含～Clk信号上的额外缓冲器。可使用三态逻辑或其它混合逻辑类型来实施主的输入级。Sout输出信号可从从锁存器的其它意义来理解。主输入可包含集成逻辑功能。当前第1页1 2 3