电子设备及其驱动方法与流程

相关申请的交叉引用

本申请要求2016年1月19日提交的发明名称为“电子设备”的第10-2016-0006406号韩国专利申请的优先权，其通过引用整体合并于此。

本专利文件涉及存储电路或器件和它们在电子设备或系统中的应用。

背景技术：

近来，随着电子装置趋向于微型化、低功耗、高性能、多功能等，本领域需要能在诸如计算机、便携式通信设备等的各种电子装置中储存信息的半导体器件，且已经对半导体器件进行研究。这样的半导体器件包括能利用它们根据施加的电压或电流在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如，rram(电阻式随机存取存储器)、pram(相变随机存取存储器)、fram(铁电随机存取存储器)、mram(磁随机存取存储器)、电熔丝等。

技术实现要素：

本专利文件中公开的技术包括存储电路或器件及它们在电子设备或系统中的应用以及电子设备的各种实施方式，它们的写入操作性能得到改善。

在实施例中，可以提供一种电子设备。电子设备可以包括半导体存储器。半导体存储器可以包括写入电路，写入电路被配置用于产生第一电流。半导体存储器可以包括第一选择电路，第一选择电路被配置用于基于第一选择信号来将第一写入电路耦接到第一线。半导体存储器可以包括第二写入电路，第二写入电路用于产生第二电流。半导体存储器可以包括第二选择电路，第二选择电路被配置用于基于第二选择信号来将第二写入电路耦接到第二线。半导体存储器可以包括存储单元，存储单元耦接在第一线与第二线之间。半导体存储器可以包括电压控制电路，电压控制电路被配置用于控制第二线的电压电平。

以上电子设备的实施方式可以包括以下实施方式中的一个或更多个。

第一写入电路块和第一选择块可以在第一电压域操作。第二写入电路块和第二选择块可以在第二电压域操作。第二电压域可以低于第一电压域。第一电压域可以包括介于接地电压与正电压之间的电压范围，第二电压域可以包括介于负电压与接地电压之间的电压范围。存储块可以包括：可变电阻元件，耦接到第一线；以及选择元件，耦接在可变电阻元件与第二线之间。第一电流可以包括用于控制可变电阻元件的电阻状态的写入电流，第二电流可以包括用于控制选择元件的开关操作的阈值电流。电压控制块可以耦接到第二线或者第二线与第二写入电路块之间的节点。电压控制块可以包括耦接在被提供偏置电压的偏置电压端子与第二线之间或者耦接在偏置电压端子与节点之间的二极管、二极管连接的pmos晶体管以及二极管连接的nmos晶体管中的一种。电压控制块可以包括预充电元件，用于基于预充电信号将被提供预充电电压的预充电电压端子耦接到第二线。电压控制电路可以配置成将第二线的电压电平限制为预定的电压电平。

电子设备还可以包括微处理器，微处理器包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，以及执行命令的提取、解码或者对微处理器的信号的输入或输出的控制；操作单元，被配置成基于控制单元解码命令的结果来执行操作；以及存储器单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储器单元的部件。

电子设备还可以包括处理器，处理器包括：核心单元，被配置成基于从处理器的外部输入的命令来利用数据执行与命令相对应的操作；高速缓存存储器单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓存存储器单元之间，以及被配置成在核心单元与高速缓存存储器单元之间传输数据，其中，半导体存储器是处理器中的高速缓存存储器单元的部件。

电子设备还可以包括处理系统，处理系统包括：处理器，被配置成将由处理器接收的命令解码，以及基于将命令解码的结果来控制针对信息的操作；辅助存储设备，被配置成储存信息和用于将命令解码的程序；主存储设备，被配置成调用和储存来自辅助存储设备的程序和信息，使得处理器能在执行程序时利用程序和信息来执行操作；以及接口设备，被配置成执行处理器、辅助存储设备和主存储设备中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储设备或主存储设备的部件。

电子设备还可以包括数据储存系统，数据储存系统包括：储存设备，被配置成储存数据和不管电源如何也保留储存的数据；控制器，被配置成根据从外部输入的命令来控制数据向储存设备的输入以及数据从储存设备的输出；暂时储存设备，被配置成暂时储存在储存设备与外部之间交换的数据；以及接口，被配置成执行储存设备、控制器和暂时储存设备中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存设备或暂时储存设备的部件。

电子设备还可以包括存储系统，存储系统包括：存储器，被配置成储存数据和不管电源如何也保留储存的数据；存储控制器，被配置成根据从外部输入的命令来控制数据向存储器的输入和数据从存储器的输出；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成执行存储器、存储控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。

在实施例中，可以提供一种用于驱动包括半导体存储器的电子设备的方法。该方法可以包括：经由耦接到存储单元的一侧的第一线提供高电压，以及经由耦接到存储单元的另一侧的第二线提供低电压。该方法可以包括：控制第二电流流入存储单元中，第二电流用于控制存储单元中所包括的选择元件的开关操作。该方法可以包括：控制第二线具有处于高电压与低电压之间的预定电压。该方法可以包括：控制第一电流流入存储单元中，第一电流用于控制存储单元中所包括的可变电阻元件的电阻状态。

以上方法的实施方式可以包括以下实施方式中的一个或更多个。

高电压可以包括正电压，低电压可以包括负电压，预定电压可以包括接地电压。第一电流可以从耦接在第一线与高电压的供应端子之间的第一写入电路块产生，第二电流可以从耦接在第二线与低电压的供应端子之间的第二写入电路块产生。

在实施例中，可以提供一种电子设备。电子设备可以包括半导体存储器。半导体存储器可以包括被配置用于产生第一电流的写入电路。半导体存储器可以包括被配置用于基于第一选择信号将第一写入电路耦接到第一线的第一选择电路。半导体存储器可以包括被配置用于产生第二电流的第二写入电路。半导体存储器可以包括被配置用于基于第二选择信号将第二写入电路耦接到第二线的第二选择电路。半导体存储器可以包括耦接在第一线与第二线之间的存储单元。半导体存储器可以包括电压控制电路，电压控制电路被配置用于防止在存储单元的写入操作期间泄漏电流从第一选择电路流到第一线。

在附图、说明书和权利要求中更详细地描述这些和其它方面、实施方式和相关联的优点。

附图说明

图1是说明根据实施例的存储器件的示例的代表的电路图。

图2是说明根据实施例的存储器件的示例的代表的电路图。

图3是说明根据实施例的存储器件的示例的代表的电路图。

图4是说明根据实施例的存储器件的示例的代表的电路图。

图5是基于所公开技术的实施存储电路的微处理器的配置图的示例。

图6是基于所公开技术的实施存储电路的处理器的配置图的示例。

图7是基于所公开技术的实施存储电路的系统的配置图的示例。

图8是基于所公开技术的实施存储电路的数据储存系统的配置图的示例。

图9是基于所公开技术的实施存储电路的存储系统的配置图的示例。

具体实施方式

下文参照附图描述所公开技术的各个示例和实施方式。

附图可以不必按比例绘制，且在一些示例中，附图中的至少一些结构的比例可能已经放大，以便清楚地示出描述的示例或实施方式的某些特征。在附图或描述中呈现具有多层结构中的两层或更多层的具体示例的过程中，所示的这些层的相对位置关系或布置层的顺序反映所描述或所图示的示例的特定实施方式，且可以进行不同的相对位置关系或布置层的顺序。此外，所描述或所图示的多层结构的示例可以不反映在特定多层结构中存在的所有层(例如，在两个图示的层之间可以存在一个或更多个另外的层)。作为具体示例，当所描述或所图示的多层结构中的第一层被称作“在”第二层“上”或“之上”或者“在”衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是也可以表示在第一层与第二层之间或在第一层与衬底之间可以存在一个或更多个其他中间层的结构。

根据所公开技术的实施方式的半导体存储器件可以包括表现出可变电阻特性的可变电阻元件，可变电阻特性允许通过可变电阻元件的不同电阻值来表示不同的数据比特位或状态。在实施方式中，这种可变电阻元件可以包括这样的单层或多层：表现出可变电阻特性，且包括在rram、pram、sttram、mram或fram中使用的材料(例如，铁磁材料)、铁电材料、诸如硫族化物材料的相变材料、诸如钙钛矿材料的金属氧化物、和/或过渡金属氧化物。

可变电阻元件可以包括金属氧化物，例如，诸如镍(ni)氧化物、钛氧化物(tio)、铪氧化物(hfo)、锆氧化物(zro)、钨氧化物(wo)或钴氧化物(coo)的过渡金属氧化物，以及/或者诸如锶钛氧化物(sto:srtio)、和/或镨钙锰氧化物(pcmo:prcamno)的钙钛矿材料。

另外，可变电阻元件可以包括相变材料。相变材料可以包括硫族化物材料，诸如锗-锑-碲(gst:gesbte)。可变电阻元件通过利用热改变晶状或非晶状来在不同电阻状态之间切换。

此外，可变电阻元件可以包括在两个磁性层之间设置有隧道阻挡层的结构。磁性层可以包括镍-铁-钴(nifeco)或钴-铁(cofe)等。隧道阻挡层可以包括氧化铝al2o3。可变电阻元件可以根据磁性层的磁化方向在两个不同的电阻状态之间切换。例如，当两个磁性层的磁化方向平行时，可变电阻元件可以处在低电阻状态，而当两个磁性层的磁化方向反向平行时，可变电阻元件可以处在高电阻状态。

图1是说明根据实施例的存储器件的示例的代表的电路图。

参见图1，存储器件100可以包括第一写入电路110、列解码电路120、列选择电路130、位线blx、存储单元mcxy、字线wly、第二写入电路140、行解码电路150、行选择电路610以及电压控制电路170。为了便于描述，应当注意，在本公开的实施方式中，描述了单个位线blx、单个存储单元mcxy以及单个字线wly。

第一写入电路110可以产生第一电流i1。例如，第一写入电路110可以包括写入电流发生器111和第一镜像电路113。写入电流发生器111可以产生与要写入存储单元mcxy中的写入数据相对应的写入电流ipgm。例如，写入电流发生器111可以短时间产生具有高电平的写入电流ipgm，其对应于具有第一逻辑电平的写入数据。具有高电平的写入电流ipgm可以称为复位电流。写入电流发生器111可以长时间产生具有低电平的写入电流ipgm，其对应于具有第二逻辑电平的写入数据。具有低电平的写入电流ipgm可以称为设置电流。例如，写入电流发生器111可以耦接在第一镜像电路113与接地电压vss端子之间，以及可以包括电流数字模拟转换器(idac)。第一镜像电路113可以对写入电流ipgm进行镜像以产生第一电流i1。例如，第一镜像电路113可以包括第一pmos晶体管和第二pmos晶体管。第一pmos晶体管可以具有耦接在写入电流发生器111与正电压vpgm/2端子之间的漏极和源极以及耦接到漏极的栅极。第二pmos晶体管可以具有耦接在列选择电路130与正电压vpgm/2端子之间的漏极和源极以及共同耦接到第一pmos晶体管的栅极。

列解码电路120可以产生列选择信号blsw。例如，列解码电路120可以包括用于产生列选择信号blsw的驱动器，所述列选择信号blsw在正电压vpgm/2与接地电压vss之间摆动。

列选择电路130可以基于列选择信号blsw将第一写入电路110耦接到位线blx。列选择电路130可以将与第一电流i1相对应的单元电流icell传送到位线blx。例如，列选择电路130可以包括nmos晶体管，nmos晶体管具有耦接在第一写入电路110与位线blx之间的漏极和源极、被输入列选择信号blsw的栅极以及耦接到接地电压vss端子的体区(bulk)。

存储单元mcxy可以耦接在位线blx与字线wly之间。例如，存储单元mcxy可以包括串联耦接在位线blx与字线wly之间的可变电阻元件(未示出)和选择元件(未示出)。可变电阻元件可以包括相变材料。在这种情况下，可变电阻元件可以基于与复位电流相对应的单元电流icell来储存具有第一逻辑电平的写入数据。换言之，可变电阻元件可以具有与非晶态相对应的高电阻状态。可变电阻元件可以基于与设置电流相对应的单元电流icell来储存具有第二逻辑电平的写入数据。换言之，可变电阻元件可以具有与晶态相对应的低电阻元件。选择元件可以基于单元电流icell执行开关操作。例如，选择元件可以包括双向阈值开关(ots)。选择元件可以在单元电流icell等于或高于阈值电流时导通。

第二写入电路140可以产生第二电流i2。例如，第二写入电路140可以包括阈值电流发生器141和第二镜像电路143。阈值电流发生器141可以产生用于控制选择元件的开关操作的阈值电流ith。例如，阈值电流发生器141可以耦接在接地电压vss端子与第二镜像电路143之间，以及可以包括idac。第二镜像电路143可以将阈值电流ith镜像以产生第二电流i2。例如，第二镜像电路143可以包括第一nmos晶体管和第二nmos晶体管。第一nmos晶体管可以具有耦接在阈值电流发生器141与负电压–vpgm/2端子之间的漏极和源极以及耦接到漏极的栅极。第二nmos晶体管可以具有耦接在行选择电路160与负电压–vpgm/2端子之间的漏极和源极以及共同耦接到第一nmos晶体管的栅极。

行解码电路150可以产生行选择信号wlsw。例如，行解码电路150可以包括用于产生在接地电压vss与负电压–vpgm/2之间摆动的行选择信号wlsw的驱动器。

行选择电路160可以基于行选择信号wlsw将字线wly耦接到第二写入电路140。行选择电路160可以将单元电流icell传送到第二写入电路140。例如，行选择电路160可以包括nmos晶体管，nmos晶体管具有耦接在字线wly与第二写入电路140之间的漏极和源极、被输入行选择信号wlsw的栅极和耦接到负电压–vpgm/2端子的体区。

电压控制电路170可以控制字线wly的电压电平。换言之，电压控制电路170可以限制字线wly的电压电平不上升超过预定的电压电平。例如，电压控制电路170可以包括二极管连接的pmos晶体管。换言之，二极管连接的pmos晶体管可以具有耦接在节点nn与偏置电压vbias端子之间的源极和漏极，以及可以具有耦接到偏置电压vbias端子的栅极，节点nn处于第二写入电路140和行选择电路160之间。在这种情况下，电压控制电路170可以限制字线wly的电压电平不超过二极管连接的pmos晶体管的偏置电压vbias和阈值电压vth的组合电压vbias+vth(下文，称为“限值电压”)。

尽管在本公开的实施方式中描述了电压控制电路170耦接在节点nn与偏置电压vbias端子之间，但是实施例不限于此，根据本公开，电压控制电路170可以耦接在字线wly与偏置电压vbias端子之间。

以存储单元mcxy作为中心而形成在位线blx侧的电路110、120和130可以在第一电压域操作，以存储单元mcxy作为中心而形成在字线wly侧的电路140、150和160可以在比第一电压域低的第二电压域操作。例如，第一电压域可以包括处于接地电压vss与正电压vpgm/2之间的电压范围，而第二电压域可以包括处于负电压–vpgm/2与接地电压vss之间的电压范围。

在下文，描述具有前述结构的存储器件100的操作。

存储器件100可以选择存储单元mcxy来将写入数据写入。例如，列解码电路120可以将列选择信号blsw使能，以及列选择电路130可以基于列选择信号blsw将耦接到存储单元mcxy的一侧的位线blx耦接到第一写入电路110。行解码电路150可以将行选择信号wlsw使能，以及行选择电路160可以基于行选择信号wlsw将耦接到存储单元mcxy的另一侧的字线wly耦接到第二写入电路140。然后，正电压vpgm/2可以经由第一写入电路110、列解码电路120和位线blx提供到存储单元mcxy的一侧，而负电压–vpgm/2可以经由第二写入电路140、行选择电路160和字线wly提供到存储单元mcxy的另一侧。因此，在存储单元mcxy的两侧可以出现具有足以将写入数据写入的电平的电压差vpgm。

在这种情况下，存储器件100可以控制第二电流i2来流经存储单元mcxy。例如，第一写入电路110可以产生与写入电流ipgm相对应的第一电流i1，而第二写入电路140可以产生与阈值电流ith相对应的第二电流i2。由于第一写入电路110中所包括的第二pmos晶体管的漏极-源极电压vds未充分保证，所以第一写入电路110可以产生比写入电流ipgm低的电流，即，与第二电流i2相对应的第一电流i1。因此，与第二电流i2相对应的单元电流icell可以流经存储单元mcxy。

继续地，存储器件100可以将位线blx和字线wly的电压电平控制为限值电压vbias+vth。例如，当与第二电流i2相对应的单元电流icell流经存储单元mcxy时，存储单元mcxy中所包括的选择元件可以导通。当选择元件被导通时，位线blx、字线wly和节点nn可以上升到接近正电压vpgm/2的电压电平。当节点nn具有比限值电压vbias+vth电平高的电压电平时(vpgm/2>vbias+vth)，电压控制电路170可以被使能，且可以将节点nn或字线wly的电压电平控制为限值电压vbias+vth电平。例如，使能的电压控制电路170可以运行第三电流i3，因此，第一写入电路110可以产生与阈值电流ith相对应的第一电流i1，以及逐渐地产生与写入电流ipgm相对应的第一电流i1。换言之，当节点nn具有限值电压vbias+vth电平时，电压控制电路170可以被使能且可以将第三电流i3运行到偏置电压vbias端子，第三电流i3是在从流经节点nn的第一电流i1减去第二电流i2之后留下的。因此，可以将第一节点nn控制为限值电压vbias+vth电平。由于选择元件导通，因此也可以将位线blx控制为限值电压vbias+vth电平。例如，希望的是，将限值电压vbias+vth电平设计为对应于接地电压vss。

存储器件100可以控制第一电流i1流经存储单元mcxy。例如，当位线blx和字线wly被控制为限值电压vbias+vth电平时，可以充分地保证第二pmos晶体管的漏极-源极电压vds。因此，第一写入电路110可以产生与写入电流ipgm相对应的第一电流i1。可以基于与第一电流i1相对应的单元电流icell来决定存储单元mcxy中所包括的可变电阻元件的电阻状态。

如上所述，由于在写入操作期间，位线和字线被控制为预定电压电平(例如，vbias+vth)，所以可以防止因pn结而引起的泄漏电流从列选择电路中所包括的nmos晶体管的体区流入位线中，因此可以改善半导体存储器的操作特性。

图2是说明根据实施例的存储器件的示例的代表的电路图。

参见图2，存储器件200可以包括第一写入电路210、列解码电路220、列选择电路230、位线blx、存储单元mcxy、字线wly、第二写入电路240、行解码电路250、行选择电路260以及电压控制电路270。

由于第一写入电路210、列解码电路220、列选择电路230、位线blx、存储单元mcxy、字线wly、第二写入电路240、行解码电路250以及行选择电路260与上述的第一写入电路110、列解码电路120、列选择电路130、位线blx、存储单元mcxy、字线wly、第二写入电路140、行解码电路150以及行选择电路160相同，因此这里省略对它们的描述。

电压控制电路270可以控制字线wly的电压电平。换言之，电压控制电路270可以限制字线wly的电压电平不上升到预定电压电平之上。例如，电压控制电路270可以包括二极管连接的nmos晶体管。换言之，二极管连接的nmos晶体管可以具有耦接在节点nn与偏置电压vbias端子之间的源极和漏极，以及可以具有耦接到节点nn的栅极，节点nn处于第二写入电路240与行选择电路260之间。在这种情况下，电压控制电路270可以限制字线wly的电压电平不超过二极管连接的nmos晶体管的偏置电压vbias和阈值电压vth的限值电压vbias+vth电平。

尽管在本公开的实施方式中描述了电压控制电路270耦接在节点nn与偏置电压vbias端子之间，但是实施例不限于此，根据本公开，电压控制电路270可以耦接在字线wly与偏置电压vbias端子之间。

由于除了电压控制电路270之外，在本公开的此实施方式中的存储器件200的整体操作与前述存储器件100的操作相同或实质相同，因此这里省略存储器件200的操作。

图3是说明根据实施例的存储器件的示例的代表的电路图。

参见图3，存储器件300可以包括第一写入电路310、列解码电路320、列选择电路330、位线blx、存储单元mcxy、字线wly、第二写入电路340、行解码电路350、行选择电路360以及电压控制电路370。

由于第一写入电路310、列解码电路320、列选择电路330、位线blx、存储单元mcxy、字线wly、第二写入电路340、行解码电路350以及行选择电路360与上述的第一写入电路110、列解码电路120、列选择电路130、位线blx、存储单元mcxy、字线wly、第二写入电路140、行解码电路150以及行选择电路160相同，因此这里省略对它们的描述。

电压控制电路370可以控制字线wly的电压电平。换言之，电压控制电路370可以限制字线wly的电压电平不上升到预定电压电平之上。例如，电压控制电路370可以包括二极管。换言之，二极管可以具有阳极和阴极，阳极耦接到处于第二写入电路340与行选择电路360之间的节点nn，阴极耦接到偏置电压vbias端子。在这种情况下，电压控制电路370可以限制字线wly的电压电平不超过二极管的偏置电压vbias和阈值电压vth的限值电压vbias+vth电平。

尽管在本公开的实施方式中描述了电压控制电路370耦接在节点nn与偏置电压vbias端子之间，但是实施例不限于此，根据本公开，电压控制电路370可以耦接在字线wly与偏置电压vbias端子之间。

由于除了电压控制电路370之外，在本公开的此实施方式中的存储器件300的整体操作与前述存储器件100的操作相同或实质相同，因此这里省略存储器件300的操作。

图4是说明根据实施例的存储器件的示例的代表的电路图。

参见图4，存储器件400可以包括第一写入电路410、列解码电路420、列选择电路430、位线blx、存储单元mcxy、字线wly、第二写入电路440、行解码电路450、行选择电路460以及电压控制电路470。

由于第一写入电路410、列解码电路420、列选择电路430、位线blx、存储单元mcxy、字线wly、第二写入电路440、行解码电路450以及行选择电路460与上述的第一写入电路110、列解码电路120、列选择电路130、位线blx、存储单元mcxy、字线wly、第二写入电路140、行解码电路150以及行选择电路160相同，因此这里省略对它们的描述。

电压控制电路470可以控制字线wly的电压电平。换言之，电压控制电路470可以限制字线wly的电压电平不上升到预定电压电平之上。例如，电压控制电路470可以包括pmos晶体管。换言之，pmos晶体管具有耦接在接地电压vss端子与字线wly之间的源极和漏极以及被输入字线预充电信号pcg的栅极。例如，当字线wly未被选中时，电压控制电路470可以形成为预充电块，用于用接地电压vss电平对字线wly预充电。在这种情况下，预充电块可以用作电压控制电路470。例如，即使在写入操作期间字线wly被选中时，也可以控制字线预充电信号pcg，使得接地电压vss端子和字线wly彼此耦接。因此，电压控制电路470可以限制字线wly的电压电平不超过pmos晶体管的接地电压vss和阈值电压vth的限值电压vbias+vth电平。

由于除了电压控制电路470之外，在本公开的此实施方式中的存储器件400的总体操作与前述存储器件100的操作相同或实质相同，因此这里省略存储器件400的操作。然而，将字线预充电信号pcg使能的过程必须包括在操作中，使得电压控制电路470中所包括的pmos晶体管可以在写入操作期间导通。

根据本专利文件中所公开的技术的实施方式，可以保证具有优异的写入操作性能的半导体存储器、包括半导体存储器的电子设备以及驱动电子设备的方法。

可以在设备或系统的范围内使用基于所公开技术的以上和其它存储电路或半导体器件。图5至图9提供可实施本文公开的存储电路的设备或系统的一些示例。

图5是基于所公开技术的实施存储电路的微处理器的配置图的示例。

参见图5，微处理器1000可以执行用于对从各种外部设备接收数据、处理数据和输出处理结果到外部设备的一系列处理进行控制和调节的任务。微处理器1000可以包括存储器单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(cpu)、图形处理单元(gpu)、数字信号处理器(dsp)和应用处理器(ap)。

存储器单元1010是在微处理器1000中储存数据的作为处理器寄存器等的部件。存储器单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储器单元1010可以包括各种寄存器。存储器单元1010可以执行暂时地储存操作单元1020执行操作所针对的数据、执行操作的结果数据以及用于执行操作的数据被储存所在的地址的功能。

根据实施方式，存储器单元1010可以包括上述半导体器件中的一个或更多个。例如，存储器单元1010可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善存储器单元1010的特性。结果，可以改善微处理器1000的性能特性。

操作单元1020可以根据控制单元1030将命令解码的结果，来执行四种算术操作或逻辑操作。操作单元1020可以包括至少一个算术逻辑单元(alu)等。

控制单元1030可以从存储器单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行提取、命令的解码及对微处理器1000的信号的输入和输出的控制，以及执行程序所表示的处理。

根据本实施方式的微处理器1000可以另外包括高速缓存存储器单元1040，高速缓存存储器单元1040可以暂时储存要从除了存储器单元1010之外的外部设备输入或要输出到外部设备的数据。在这种情况下，高速缓存存储器单元1040可以经由总线接口1050与存储器单元1010、操作单元1020和控制单元1030交换数据。

图6是基于所公开技术的实施存储电路的处理器的配置图的示例。

参见图6，处理器1100可以通过包括除了微处理器(执行用于控制和调节从各种外部设备接收数据、处理数据和输出处理结果到外部设备的一系列过程的任务)的那些功能之外的各种功能来改善性能和实现多功能。处理器1100可以包括：核心单元1110，用作微处理器；高速缓存存储器单元1120，用来暂时储存数据；以及总线接口1130，用于在内部设备与外部设备之间传输数据。处理器1100可以包括诸如多核处理器、图形处理单元(gpu)和应用处理器(ap)的各种芯片上系统(soc)。

本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑操作的部件，以及可以包括存储器单元1111、操作单元1112和控制单元1113。

存储器单元1111是在处理器1100中储存数据的作为处理器寄存器、寄存器等的部件。存储器单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储器单元1111可以包括各种寄存器。存储器单元1111可以执行暂时储存操作单元1112执行操作所针对的数据、执行操作的结果数据、以及用于执行操作的数据储存所在的地址的功能。操作单元1112是在处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113解码命令的结果执行四种算术操作、逻辑操作等。操作单元1112可以包括至少一个算术逻辑单元(alu)等。控制单元1113可以从存储器单元1111、操作单元1112和处理器1100的外部设备接收信号，执行提取、命令的解码以及对处理器1100的信号的输入和输出的控制，以及执行程序所表示的处理。

高速缓存存储器单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度的差异的部件。高速缓存存储器单元1120可以包括初级储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓存存储器单元1120包括初级储存部1121和二级储存部1122，以及可以在需要高储存容量的情况下包括三级储存部1123。应情况需要，高速缓存存储器单元1120可以包括更多数量的储存部。也就是说，高速缓存存储器单元1120中所包括的储存部的数量可以根据设计而改变。初级储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，初级储存部1121的速度可以最大。高速缓存存储器单元1120的初级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓存存储器单元1120可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善高速缓存存储器单元1120的特性。结果，可以改善处理器1100的性能特性。

尽管在图6中示出了初级储存部1121、二级储存部1122和三级储存部1123都配置在高速缓存存储器单元1120的内部，但是要注意的是，高速缓存存储器单元1120的所有的初级储存部1121、二级储存部1122和三级储存部1123可以配置在核心单元1110的外部，以及可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意的是，高速缓存存储器单元1120的初级储存部1121可以设置在核心单元1110内部，二级储存部1122和三级储存部1123可以配置在核心单元1110外部以增强补偿数据处理速度的差异的功能。在另一个实施方式中，初级储存部1121和二级储存部1122可以设置在核心单元1110内部，三级储存部1123可以设置在核心单元1110外部。

总线接口1130是连接核心单元1110、高速缓存存储器单元1120和外部设备并且允许数据有效传输的部件。

根据本实施方式的处理器1100可以包括多个核心单元1110，多个核心单元1110可以共享高速缓存存储器单元1120。多个核心单元1110和高速缓存存储器单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓存存储器单元1120的初级储存部1121可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，二级储存部1122和三级储存部1123可以以经由总线接口1130被共享的方式配置在多个核心单元1110的外部。初级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，初级储存部1121和二级储存部1122可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，三级储存部1123可以以经由总线接口1130被共享的方式配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括：嵌入式存储器单元1140，储存数据；通信模块单元1150，可以以无线或有线方式从外部设备接收数据以及传送数据到外部设备；存储控制单元1160，驱动外部存储设备；以及媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据，以及输出处理的数据到外部接口设备等。除此之外，处理器1100可以包括多个各种模块和设备。在这种情况下，加入的多个模块可以经由总线接口1130与核心单元1110和高速缓存存储器单元1120交换数据以及彼此交换数据。

嵌入式存储器单元1140不仅可以包括易失性存储器而且还可以包括非易失性存储器。易失性存储器可以包括dram(动态随机存取存储器)、移动dram、sram(静态随机存取存储器)以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁随机存取存储器(mram)、具有相似功能的存储器。

通信模块单元1150可以包括能与有线网路连接的模块、能与无线网络连接的模块以及既能与有线网络连接又能与无线网络连接的模块。有线网络模块可以包括局域网络(lan)、通用串行总线(usb)、以太网、电力线通信(plc)(诸如经由传输线发送和接收数据的各种设备)等。无线网络模块可以包括红外数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、无线个域网(zigbee)、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)(诸如不用传输线发送和接收数据的各种设备)等。

存储控制单元1160要管理和处理在处理器1100与根据不同的通信标准操作的外部储存设备之间传输的数据。存储控制单元1160可以包括各种存储控制器,例如，可以控制ide(集成电子设备)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、raid(独立磁盘冗余阵列)、ssd(固态硬盘)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、声音和其它形式从外部输入设备输入的数据，以及输出数据到外部接口设备。媒体处理单元1170可以包括图形处理单元(gpu)、数字信号处理器(dsp)、高分辨率音频设备(hd音频)、高分辨率多媒体接口(hdmi)控制器等。

图7是基于所公开技术的实施存储电路的系统的配置图的示例。

参见图7，作为用于处理数据的设备的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括处理器1210、主存储设备1220、辅助存储设备1230、接口设备1240等。本实施方式的系统1200可以是利用处理器来操作的各种电子系统，诸如计算机、服务器、pda(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、pmp(便携式多媒体播放器)、照相机、全球定位系统(gps)、摄像机、录音机、远程信息处理、试听(av)系统、智能电视等。

处理器1210可以解码输入的命令以及处理针对储存在系统1200中的数据的操作、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(mpu)、中央处理单元(cpu)、单核/多核处理器、图形处理单元(gpu)、应用处理器(ap)、数字信号处理器(dsp)等。

主存储设备1220是这样的储存器：能在执行程序时暂时储存、调用和执行来自辅助存储设备1230的程序码或数据，以及即使在断电时也可以保留存储的内容。主存储设备1220可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，主存储设备1220可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善主存储设备1220的特性。结果，可以改善系统1200的性能特性。

此外，主存储设备1220还可以包括在断电时所有内容被擦除的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。与此不同，主存储设备1220可以不包括根据实施方式的半导体器件，但是可以包括在断电时所有内容被擦除的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。

辅助存储设备1230是用于储存程序码或数据的存储设备。尽管辅助存储设备1230的速度比主存储设备1220慢，但是辅助存储设备1230可以储存更大量的数据。辅助存储设备1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储设备1230可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善辅助存储设备1230的特性。结果，可以改善系统1200的性能特性。

此外，辅助存储设备1230还可以包括数据储存系统(见图8的附图标记1300)，诸如利用磁学的磁带、磁盘、利用光学的激光盘、利用磁学和光学二者的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。与此不同，辅助存储设备1230可以不包括根据实施方式的半导体器件，但是可以包括数据储存系统(见图8的附图标记1300)，诸如利用磁学的磁带、磁盘、利用光学的激光盘、利用磁学和光学二者的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。

接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(hid)、通信设备等。通信设备可以包括能与有线网络连接的模块、能与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网络(lan)、通用串行总线(usb)、以太网、电力线通信(plc)(诸如经由传输线发送和接收数据的各种设备)等。无线网络模块可以包括红外数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、无线个域网(zigbee)、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)(诸如不用传输线发送和接收数据的各种设备)等。

图8是基于所公开技术的实施存储电路的数据储存系统的配置图的示例。

参见图8，数据储存系统1300可以包括：储存设备1310，作为用于储存数据的部件具有非易失性特性；控制器1320，控制储存设备1310；接口1330，用于与外部设备的连接；以及暂时储存设备1340，用于暂时储存数据。数据储存系统1300可以是：盘类型，诸如硬盘驱动器(hdd)、光盘只读存储器(cdrom)、数字通用盘(dvd)、固态盘(ssd)等；卡类型，诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。

储存设备1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁随机存取存储器(mram)等。

控制器1320可以控制储存设备1310与接口1330之间的数据的交换。为此，控制器1320可以包括处理器1321，用于执行处理经由接口1330从数据储存系统1300外部输入的命令的操作等。

接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用在以下设备中的接口兼容，诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等，或者接口1330可以与用在与上述设备相似的设备中的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与以下接口兼容，诸如ide(集成电子设备)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)等，或者接口1330可以与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。

暂时储存设备1340可以暂时地储存数据，用于根据与外部设备、控制器和系统的接口的多样化和高性能来有效地在接口1330与储存设备1310之间传送数据。用于暂时储存数据的暂时储存设备1340可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，暂时储存设备1340可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善暂时储存设备1340的特性。结果，可以改善系统1300的性能特性。

图9是基于所公开技术的实施存储电路的存储系统的配置图的示例。

参见图9，存储系统1400可以包括具有非易失性特性的作为储存数据的部件的存储器1410、控制存储器1410的存储控制器1420、用于与外部设备的连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。

用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善存储器1410的特性。结果，可以改善存储系统1400的性能特性。

由此，可以通过执行稳定的感测和放大操作来改善存储系统1400的性能。

此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁随机存取存储器(mram)等。

存储控制器1420可以控制存储器1410与接口1430之间的数据的交换。为此，存储控制器1420可以包括处理器1421，用于对经由接口1430从存储系统1400的外部输入的命令执行操作和进行处理。

接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与用在以下设备中的接口兼容，诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微安全数字(微sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等，或者接口1430可以与用在与上述设备相似的设备中的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储控制器和存储系统的接口的多样化和高性能来有效地在接口1430与存储器1410之间传送数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：写入电路，适用于产生第一电流；第一选择电路，适用于基于第一选择信号将第一写入电路耦接到第一线；第二写入电路，适用于产生第二电流；第二选择电路，适用于基于第二选择信号将第二写入电路耦接到第二线；存储单元，耦接在第一线与第二线之间；以及电压控制电路，适用于控制第二线的电压电平。由此，可以改善缓冲存储器1440的特性。结果，可以改善存储系统1400的性能特性。

另外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的sram(静态随机存取存储器)和dram(动态随机存取存储器)等、以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁随机存取存储器(mram)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的sram(静态随机存取存储器)和dram(动态随机存取存储器)等、以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)和磁随机存取存储器(mram)等。

从以上描述明显的是，在根据实施方式的半导体器件及其制造方法中，容易进行可变电阻元件的图案化，以及能够保证可变电阻元件的特性。

基于本文件中公开的存储器件的图5至图9中的电子设备或系统的以上示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或便携式电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其它可穿戴设备。

尽管本专利文件包含许多具体细节，但是这些具体细节不应被解释为对任何发明或所可以要求的内容的范围的限制，而是对可具体针对特定发明的特定实施例的特征的描述。本申请文件中描述的在分开的实施例的上下文中的特定特征也可以在单个实施例中组合实施。相反地，在单个实施例的上下中描述的各个特征也可以在多个实施例中分开地实施，或者以任何合适的子组合来实施。另外，尽管上面可能描述了特征在特定的组合下起作用以及即使初始要求这样，但是在一些情况下，来自要求的组合的一个或更多个特征可以从该组合除去，以及要求的组合可以指子组合或子组合的变型。

类似地，尽管在附图中以特定顺序描绘了操作，但是这不应被理解为要求这些操作以示出的特定顺序执行或依次序执行，或者不应被理解为要求执行所有示出的操作来实现所描述的结果。另外，本专利文件中描述的实施例中的各个系统部件的分开不应被理解为在所有的实施例中都需要这种分开。仅仅描述了若干实施方式和示例。可以基于本专利文件中描述和示出的内容来得到其它实施方式、改进和变型。