电子设备及其驱动方法与流程

相关申请的交叉引用

本申请要求2015年12月21日提交的申请号为10-2015-0182846、标题为“电子设备”的韩国专利申请的优先权，其通过引用整体合并于此。

本专利文件涉及存储电路或设备和它们在电子设备或系统中的应用。

背景技术：

近来，随着电子装置趋向于微型化、低功耗、高性能、多功能等，本领域需要能在诸如计算机、便携式通信设备等的各种电子装置中储存信息的半导体器件，且已经对这样的半导体器件进行了研究。这种半导体器件包括能够使用如下特性来储存数据的半导体器件：半导体器件根据施加的电压或电流在不同的电阻状态之间切换，例如，rram(电阻式随机存取存储器)、pram(相变随机存取存储器)、fram(铁电随机存取存储器)、mram(磁随机存取存储器)、电熔丝等。

技术实现要素：

本专利文件中的公开技术包括写入操作的性能被改善的存储电路或器件及它们在电子设备或系统以及电子设备的各种实施方式中的应用。

在一个方面，一种电子设备包括半导体存储器，半导体存储器包括：写入电路块，适用于基于控制码信号来产生与写入数据相对应的写入电流；第一选择块，适用于基于第一选择信号来将写入电路块耦接到第一线，且将与写入电流相对应的单元电流传输到第一线；存储单元，耦接在第一线与第二线之间，且适用于基于单元电流来储存写入数据；耦合电路块，适用于基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线；以及耦合控制电路块，适用于基于控制码信号来产生与写入电流相对应的耦合码信号。

上述电子设备的实施方式可以包括以下实施方式中的一个或更多个。

写入电路块和第一选择块可以在第一电压域操作。耦合电路块可以在第二电压域操作。第二电压域可以低于第一电压域。第一电压域可以包括在接地电压与正电压之间的电压范围，且第二电压域可以包括在负电压与接地电压之间的电压范围。耦合控制电路块可以产生第一耦合信号和第二耦合信号作为耦合码信号。耦合电路块可以包括：第一耦合单元，适用于基于第一耦合信号来将第一电压端子耦接到存储单元；以及第二耦合单元，适用于基于第二耦合信号来将第二电压端子耦接到存储单元。负电压可以被供应给第一电压端子，而在负电压与接地电压之间的电压可以被供应给第二电压端子。写入电路块可以耦接到被供应正电压的第三电压端子。耦合控制电路块可以基于写入电流的电流量来将第一耦合信号使能或将第一耦合信号和第二耦合信号选择性地使能。半导体存储器还可以包括：电流控制电路块，适用于基于与第一逻辑状态的写入数据相对应的重置使能信号和与第二逻辑状态的写入数据相对应的设置使能信号来产生控制码信号；以及第二选择块，适用于基于第二选择信号来将第二线耦接到耦合电路块。

电子设备还可以包括微处理器，微处理器包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，以及执行命令的提取、解码或者微处理器的信号的输入或输出控制；操作单元，被配置成基于控制单元解码命令的结果来执行操作；以及存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储单元的部分。

电子设备还可以包括处理器，处理器包括：核心单元，被配置成基于从处理器的外部输入的命令来使用数据执行与所述命令相对应的操作；高速缓冲存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，且被配置成在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部分。

电子设备还可以包括处理系统，处理系统包括：处理器，被配置成将由处理器接收到的命令解码，以及基于将命令解码的结果来控制针对信息的操作；辅助存储设备，被配置成储存用于将命令解码的程序和信息；主存储设备，被配置成调用和储存来自辅助存储设备的程序和信息，使得处理器能够在执行程序时使用程序和信息来执行操作；以及接口设备，被配置成执行处理器、辅助存储设备和主存储设备中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储设备或主存储设备的部分。

电子设备还可以包括数据储存系统，数据储存系统包括：储存设备，被配置成储存数据以及不管电源如何都保存储存的数据；控制器，被配置成根据从外部输入的命令来控制数据到储存设备的输入和数据从储存设备的输出；暂时储存设备，被配置成暂时储存在储存设备与外部之间交换的数据；以及接口，被配置成执行储存设备、控制器和暂时储存设备中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存设备或暂时储存设备的部分。

电子设备还可以包括存储系统，存储系统包括：存储器，被配置成储存数据以及不管电源如何都保存储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制数据到存储器的输入和数据从存储器的输出；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部分。

在一个方面，一种驱动电子设备的方法，所述电子设备包括半导体存储器，所述方法包括：选择与存储单元的两侧耦接的第一线和第二线以储存写入数据；以及将基于与写入数据相对应的控制码信号而产生的写入电流供应给第一线，以及基于与写入电流相对应的耦合码信号来选择性地将第一电压端子和第二电压端子之中的至少一个耦接到第二线。

上述方法的实施方式可以包括以下实施方式中的一个或更多个。

选择第一线和第二线可以包括：基于在第一电压域操作的第一选择块来选择第一线，以及基于在第二电压域操作的第二选择块来选择第二线。第一电压域可以比第二电压域高。选择性地将多个电压端子之中的至少一个耦接到第二线可以包括：当写入电流对应于第一逻辑状态的写入数据时将第一电压端子耦接到第二线，以及当写入电流对应于第二逻辑状态的写入数据时选择性地将第一电压端子和第二电压端子耦接到第二线。

在附图、说明书和权利要求中将更详细地描述这些和其它方面、实施方式和相关联的优点。

附图说明

图1是图示根据本公开的实施方式的存储器件的示例的截面图。

图2至图3d是图示存储器件的操作的示例时序波形的时序图。

图4是基于公开的技术的实施存储电路的微处理器的配置图的示例。

图5是基于公开的技术的实施存储电路的处理器的配置图的示例。

图6是基于公开的技术的实施存储电路的系统的配置图的示例。

图7是基于公开的技术的实施存储电路的数据储存系统的配置图的示例。

图8是基于公开的技术的实施存储电路的存储系统的配置图的示例。

具体实施方式

以下参照附图详细描述所公开的技术的各个示例和实施方式。

附图可能不一定按比例绘制，且在一些示例中，附图中的至少一些结构的比例可能已经放大，以便清楚地示出描述的示例或实施方式的某些特征。在附图或说明书中示出具有多层结构的两个或更多个层的具体示例中，所示的这些层的相对位置关系或布置层的顺序反应所述的示例或所示的示例的特定实施方式，且布置层的不同的相对位置关系或顺序是可能的。此外，所述的或所示的多层结构的示例不会反应存在于该特定多层结构中的所有层(例如，在两个所示的层之间可以存在一个或更多个额外的层)。作为具体的示例，当所述或所示的多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是还可以表示在第一层与第二层或衬底之间可以存在一个或更多个其它中间层的结构。

根据所公开技术的实施方式的半导体存储器件可以包括呈现出可变电阻特性的可变电阻元件，可变电阻特性允许通过可变电阻元件的不同电阻值来表示不同的数字位或状态。在实施方式中，这种可变电阻元件可以包括单层或多层，单层或多层呈现出可变电阻特性，且包括用在rram、pram、sttram、mram或fram中的材料(例如，铁磁材料)、铁电材料、诸如硫族化物材料的相变材料、诸如钙钛矿材料的金属氧化物、和/或过渡金属氧化物。

可变电阻元件可以包括金属氧化物，例如，过渡金属氧化物(诸如氧化镍(ni)、氧化钛(tio)、氧化铪(hfo)、氧化锆(zro)、氧化钨(wo)或氧化钴(coo))和/或钙钛矿材料(诸如锶钛氧化物(sto:srtio)和/或镨钙锰氧化物(pcmo:prcamno))。

另外，可变电阻元件可以包括相变材料。相变材料可以包括诸如锗锑碲(gst:gesbte)的硫族化物材料。可变电阻元件通过使用热改变晶体状态或非晶状态来在不同的电阻状态之间切换。

此外，可变电阻元件可以包括具有插入在两个磁层之间的隧道势垒的结构。磁势垒可以包括镍-铁-钴(nifeco)或钴-铁(cofe)等。隧道势垒层可以包括氧化铝al2o3。可变电阻元件可以根据磁层的磁化方向在两个不同电阻状态之间切换。例如，当两个磁层的磁化方向平行时可变电阻元件可以处在低电阻状态，而当两个磁层的磁化方向反向平行时可变电阻元件可以处在高电阻状态。

图1是图示根据本公开的实施方式的存储器件的截面图。

参见图1，存储器件100可以包括电流控制电路110、耦合控制电路120、写入电路130、列解码电路140、列选择电路150、存储单元mcxy、行解码电路160、行选择电路170、以及耦合电路180。

电流控制电路110可以基于与第一逻辑状态的写入数据(下文称为“第一写入数据”)相对应的重置使能信号en_reset以及与第二逻辑状态的写入数据(下文称为“第二写入数据”)相对应的设置使能信号en_set，来产生控制码信号pgm_ctrl。例如，当第一写入数据响应于重置使能信号en_reset而被写入存储单元mcxy时，电流控制电路110可以产生与第一写入数据相对应的控制码信号pgm_ctrl。当第二写入数据响应于设置使能信号en_set而被写入存储单元mcxy时，电流控制电路110可以产生与第二写入数据相对应的控制码信号pgm_ctrl。

耦合控制电路120可以基于控制码信号pgm_ctrl来产生耦合码信号hc_ctrl和lc_ctrl。耦合码信号hc_ctrl和lc_ctrl可以包括第一耦合信号hc_ctrl和第二耦合信号lc_ctrl。每个耦合码信号hc_ctrl或lc_ctrl可以与写入电流ipgm的各个电平中的一个具有一对一的对应关系。例如，当写入电流ipgm对应于第一写入数据时，耦合控制电路120可以将第一耦合信号hc_ctrl使能。当写入电流ipgm对应于第二写入数据时，耦合控制电路120可以选择性地将第一耦合信号hc_ctrl和第二耦合信号lc_ctrl中的至少一个使能。换言之，耦合控制电路120可以基于控制码信号pgm_ctrl(其响应于重置使能信号en_reset和设置使能信号en_set而产生)来区分写入电流ipgm的电平，且可以基于写入电流ipgm的电平和预定的参考电流iref来将第一耦合信号hc_ctrl使能或者将第一耦合信号hc_ctrl和第二耦合信号lc_ctrl顺序地使能。

写入电路130可以基于控制码信号pgm_ctrl来产生写入电流ipgm。例如，写入电路130可以包括写入电流发生电路131和镜像电路133。写入电流发生电路131可以基于控制码信号pgm_ctrl来产生写入电流ipgm。例如，写入电流发生电路131可以基于与第一写入数据相对应的控制码信号pgm_ctrl来产生与第一写入数据相对应的写入电流ipgm。与第一写入数据相对应的写入电流ipgm可以比参考电流iref大且可以被称为重置电流。写入电流发生电路131可以基于与第二写入数据相对应的控制码信号pgm_ctrl来产生与第二写入数据相对应的写入电流ipgm。与第二写入数据相对应的写入电流ipgm可以比参考电流iref小且可以被称为设置电流。例如，写入电流发生电路131可以耦接在镜像电路133与接地电压vss的端子之间，且可以包括电流数字模拟转换器idac。镜像电路133可以将写入电流ipgm镜像以产生镜像电流imir。例如，镜像电路133可以包括第一pmos晶体管，第一pmos晶体管耦接在写入电流发生电路131与正电压vpgm/2的端子之间且具有与第一pmos晶体管的漏极耦接的栅极。镜像电路133还可以包括第二pmos晶体管，第二pmos晶体管耦接在列选择电路150与正电压vpgm/2端子之间，且具有与第一pmos晶体管的栅极耦接的公共栅极。

列解码电路140可以产生列选择信号blsw。例如，列选择信号blsw可以是在正电压vpgm/2与接地电压vss之间摆动的信号。

列选择电路150可以基于列选择信号blsw将位线blx耦接到写入电路130。列选择电路150可以将与镜像电流imir相对应的单元电流icell传输到位线blx。例如，列选择电路150可以包括nmos晶体管，nmos晶体管耦接在写入电路130与位线blx之间，且具有接收列选择信号blsw的栅极以及耦接到接地电压vss的端子的体区。

存储单元mcxy可以耦接在位线blx与字线wly之间。存储单元mcxy可以基于单元电流icell来储存第一写入数据或第二写入数据。例如，存储单元mcxy可以包括串联耦接在位线blx与字线wly之间的可变电阻元件(未示出)和选择元件(未示出)。可变电阻元件可以包括相变材料。在这种情况下，可变电阻元件可以通过允许与重置电流相对应的单元电流icell以及改变可变电阻元件的相位来储存第一写入数据。换言之，可变电阻元件可以具有与非晶状态相对应的高电阻状态。可变电阻元件可以通过允许与设置电流相对应的单元电流icell流过可变电阻元件且因而改变可变电阻元件的相位，来储存第二写入数据。换言之，可变电阻元件可以具有与晶体状态相对应的低电阻状态。选择元件可以基于单元电流icell来执行开关操作。例如，选择元件可以包括双向阈值开关(ots)。

行解码电路160可以产生行选择信号wlsw。例如，行选择信号wlsw可以是在接地电压vss与负电压–vpgm/2之间摆动的信号。

行选择电路170可以响应于行选择信号wlsw来将字线wly耦接到耦合电路180。行选择电路170可以传输单元电流icell到字线wly。例如，行选择电路170可以包括nmos晶体管，nmos晶体管耦接在字线wly与耦合电路180之间，且具有接收行选择信号wlsw的栅极和与负电压–vpgm/2的端子耦接的体区。

耦合电路180可以响应于第一耦合信号hc_ctrl来将字线wly耦接到负电压–vpgm/2的端子以及响应于第二耦合信号lc_ctrl来将字线wly耦接到预定电压vbias端子。例如，耦合电路180可以包括第一nmos晶体管，第一nmos晶体管耦接在行选择电路170与负电压–vpgm/2端子之间且具有接收第一耦合信号hc_ctrl的栅极。耦合电路180还可以包括第二nmos晶体管，第二nmos晶体管具有耦接在行选择电路170与预定电压vbias的端子之间的漏极和源极以及接收第二耦合信号lc_ctrl的栅极。预定电压vbias可以包括范围在负电压–vpgm/2与接地电压vss之间的电压。

电路130、140和150可以在第一电压域操作，且电路160、170和180可以在比第一电压域低的第二电压域操作。例如，第一电压域可以包括处于接地电压vss与正电压vpgm/2之间的电压范围，且第二电压域可以包括处于负电压–vpgm/2与接地电压vss之间的电压范围。

在下文中，参照图2至图3d描述具有上述结构的存储器件100的操作。

图2是图示在驱动存储器件100的方法中储存第一写入数据的过程的示例时序波形的时序图。

参见图2，存储器件100可以选择与可以储存第一写入数据的存储单元mcxy的两侧耦接的位线blx和字线wly。例如，当列选择信号blsw被使能且从列解码电路140输出时，列选择电路150可以将位线blx耦接到写入电路130。当行选择信号wlsw被使能且从行解码电路160输出时，行选择电路170可以将字线wly耦接到耦合电路180。

响应于使能的重置使能信号en_reset，电流控制电路110可以产生与第一写入数据相对应的控制码信号pgm_ctrl。

写入电路130可以基于控制码信号pgm_ctrl产生与第一写入数据相对应的写入电流ipgm并且通过将写入电流ipgm镜像来产生镜像电流imir。

耦合控制电路120可以基于控制码信号pgm_ctrl来将第一耦合信号hc_ctrl使能。例如，耦合控制电路120可以基于控制码信号pgm_ctrl来间接地区分对应于第一写入数据的写入电流ipgm和对应于第二写入数据的写入电流ipgm。在一个示例中，耦合控制电路120可以基于写入电流ipgm与预定的参考电流iref之间的比较，来选择性地产生第一耦合信号hc_ctrl和第二耦合信号lc_ctrl。例如，如果写入电流ipgm大于参考电流iref，则耦合控制电路120可以将第一耦合信号hc_ctrl使能。耦合电路180可以基于第一耦合信号hc_ctrl来将负电压–vpgm/2端子耦接到行选择电路170。

因此，列选择电路150可以将从写入电路130产生的镜像电流imir传输到存储单元mcxy作为单元电流icell，且存储单元mcxy可以基于单元电流icell来储存第一写入数据。例如，存储单元mcxy可以基于重置电流来变成高电阻状态。

图3a是图示在驱动存储器件100的方法中储存第二写入数据的过程的示例时序波形的时序图。

参见图3a，存储器件100可以选择与可以储存第二写入数据的存储单元mcxy耦接的位线blx和字线wly。例如，当列选择信号blsw使能且从列解码电路140输出时，列选择电路150可以将位线blx耦接到写入电路130。当行选择信号wlsw使能且从行解码电路160输出时，行选择电路170可以将字线wly耦接到耦合电路180。

响应于被使能的设置使能信号en_set，电流控制电路110可以产生与第二写入数据相对应的控制码信号pgm_ctrl。

写入电路130可以基于控制码信号pgm_ctrl来产生与第二写入数据相对应的写入电流ipgm，并且通过将写入电流ipgm镜像来产生镜像电流imir。

耦合控制电路120可以基于控制码信号pgm_ctrl来选择性地将第一耦合信号hc_ctrl和第二耦合信号lc_ctrl使能。例如，耦合控制电路120可以基于控制码信号pgm_ctrl来间接地区分对应于第一写入数据的写入电流ipgm和对应于第二写入数据的写入电流ipgm。在一个示例中，耦合控制电路120可以基于写入电流ipgm与预定的参考电流iref之间的比较来选择性地产生第一耦合信号hc_ctrl和第二耦合信号lc_ctrl。例如，如果写入电流ipgm小于参考电流iref，则耦合控制电路120可以将第一耦合信号hc_ctrl使能且在特定的时段期间保持它的逻辑电平，然后可以在第一耦合信号hc_ctrl变为禁止时将第二耦合信号lc_ctrl使能。结果，耦合电路180可以基于使能的第一耦合信号hc_ctrl来将负电压–vpgm/2的端子耦接到行选择电路170，然后可以基于使能的第二耦合信号lc_ctrl来将预定电压vbias端子耦接到行选择电路170。

因此，列选择电路150可以将从写入电路130产生的镜像电流imir传输到存储单元mcxy作为单元电流icell，以及存储单元mcxy可以基于单元电流icell来储存第二写入数据。例如，存储单元mcxy可以基于设置电流来变成低电阻状态。

在初始时段期间，正电压vpgm/2和负电压–vpgm/2可以通过耦合电路180而施加到存储单元mcxy的两侧。换言之，在初始时段期间，在存储单元mcxy的两侧会发生高的电压差vpgm。初始时段可以包括存储单元mcxy可以被改变成低电阻状态的时段。

在初始时段之后的时段期间，正电压vpgm/2和预定电压vbias可以通过耦合电路180而施加到存储单元mcxy的两侧。在初始时段之后的时段期间将预定电压vbias施加到存储单元mcxy的一侧的理由如下。如果即使在初始时段之后的时段(在该时段期间存储单元mcxy已变为低电阻状态)期间负电压–vpgm/2被持续地施加，则持续施加到位线blx的负电压–vpgm/2可以导致列选择电路150中所包括的nmos晶体管的栅-源电压vgs与可允许的电压vpgm/2相比变得过大。因此，因pn结导致的泄漏电流会在nmos晶体管的体区中沿着位线blx的方向流动。因此，非预期电流(unintendedcurrent)可能会流动，因为单元电流icell和泄漏电流在位线blx中组合。因此，当在初始时段之后的时段期间，具有比负电压–vpgm/2高的电平的电压vbias被施加到存储单元mcxy的一侧时，可以最小化泄漏电流的流入。

图3b至图3d是图示在驱动存储器件100的方法中储存第二写入数据的过程的示例时序波形的时序图。换言之，图3b至图3d是图示基于具有缓慢的抑制(quenching)斜率的单元电流icell来储存第二写入数据的过程的示例时序波形的时序图。

图3b至图3d的过程可以与图3a的过程十分相似。然而，耦合控制电路120必须被设置为基于单元电流icell的初始电平正确地控制第一耦合信号hc_ctrl和第二耦合信号lc_ctrl的使能时序。例如，如图3b所示，当单元电流icell的初始电平设置为远比参考电流iref低时，第一耦合信号hc_ctrl可以被设置为在第一初始时段期间使能，且第二耦合信号lc_ctrl可以被设置为在第一初始时段之后的时段期间使能。如图3c所示，当单元电流icell的初始电平被设置成稍微比参考电流iref低时，第一耦合信号hc_ctrl可以被设置为在第二初始时段期间使能，且第二耦合信号lc_ctrl可以被设置为在第二初始时段之后的时段期间使能。第二初始时段可以比第一初始时段长。如图3d所示，当单元电流icell的初始电平被设置成比参考电流iref高时，第一耦合信号hc_ctrl可以被设置为在单元电流icell高于参考电流iref的时段期间使能，且第二耦合信号lc_ctrl可以被设置为在单元电流icell低于参考电流iref的时段期间使能。

如上所述，通过在存储单元处于“设置”状态时将可以流经pn结的泄漏电流最小化，可以改善半导体存储器的操作特性。

此外，根据一个实施例的半导体存储器还可以改善包括半导体存储器的电子设备和驱动电子设备的方法的操作特性。

可以在设备或系统的范围内使用基于所公开的技术的上述和其它存储电路或半导体器件。图4至图8提供可以实施本文公开的存储电路的设备或系统的一些示例。

图4是基于所公开的技术的实施存储电路的微处理器的配置图的示例。

参见图4，微处理器1000可以执行用于控制和调谐如下一系列过程的任务：从各种外部设备接收数据、处理数据和输出处理结果到外部设备。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(cpu)、图像处理单元(gpu)、数字信号处理器(dsp)和应用处理器(ap)。

存储器单元1010是在微处理器1000中储存数据的部件，如处理器寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1010可以包括各种寄存器。存储单元1010可以执行如下功能：暂时地储存要由操作单元1020执行操作的数据、暂时地储存执行操作的结果数据以及暂时地储存在其中储存用于执行操作的数据的地址。

存储单元1010可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器单元1010可以包括写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流动到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流来储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的存储器单元1010的使用可以引起微处理器1000的性能改善。

操作单元1020可以根据控制单元1030将命令解码的结果，来执行四个算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(alu)等。

控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码以及微处理器1000的信号的输入和输出控制，以及执行程序所表示的处理。

根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，高速缓冲存储单元1040能够暂时储存要从除存储单元1010之外的外部设备输入或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。

图5是实施基于所公开技术的存储电路的处理器的配置图的示例。

参见图5，处理器1100可以通过包括除了微处理器的那些功能(执行用于控制和调节从各种外部设备接收数据、处理数据和输出处理结果到外部设备的一系列过程的任务)之外的各种功能来改善性能和实现多功能。处理器1100可以包括：核心单元1110，用作微处理器；高速缓冲存储单元1120，用来暂时地储存数据；以及总线接口1130，用于在内部设备与外部设备之间传输数据。处理器1100可以包括诸如多核处理器、图像处理单元(gpu)和应用处理器(ap)的各种片上系统(soc)。

本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，且可以包括存储单元1111、操作单元1112和控制单元1113。

存储单元1111是在处理器1100中储存数据的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行如下功能：暂时储存要由操作单元1112执行操作的数据、暂时储存执行操作的结果数据、以及暂时储存在其中储存用于执行操作的数据的地址。操作单元1112是在处理器1100中执行运算的部件。操作单元1112可以根据控制单元1113解码命令的结果执行四个算术运算或逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(alu)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码以及处理器1100的信号的输入和输出控制，以及执行程序所表示的处理。

高速缓冲存储单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括初级储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓冲存储单元1120包括初级储存部1121和二级储存部1122，且在需要高储存容量的情况下可以包括三级储存部1123。应情况需要，高速缓冲存储单元1120可以包括增加的数量的储存部。也就是说，高速缓冲存储单元1120中所包括的储存部的数量可以根据设计而改变。初级储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，初级储存部1121的速度可以最大。高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流来储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的高速缓冲存储单元1120的使用可以引起处理器1100的性能改善。

尽管在图5中示出了初级储存部1121、二级储存部1122和三级储存部1123都配置在高速缓冲存储单元1120的内部，但是要注意，高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123都可以配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意，高速缓冲存储单元1120的初级储存部1121可以设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110的外部，以增强补偿数据处理速度的差异的功能。在另一个实施方式中，初级储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。

总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备的部件且允许数据有效传输。

根据本实施方式的处理器1100可以包括多个核心单元1110，且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的初级储存部1121可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以经由总线接口1130被共享的方式来配置在多个核心单元1110的外部。初级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，初级储存部1121和二级储存部1122可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而三级储存部1123可以以经由总线接口1130被共享的方式来配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括：储存数据的嵌入式存储单元1140；通信模块单元1150，能够以无线或有线方式从外部设备接收数据和传输数据到外部设备；存储器控制单元1160，驱动外部存储设备；以及媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据并且输出处理的数据到外部设备等。此外，处理器1100可以包括多个各种模块和设备。在这种情况下，增加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据且彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器而且还可以包括非易失性存储器。易失性存储器可以包括dram(动态随机存取存储器)、移动dram、sram(静态随机存取存储器)以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁随机存取存储器(mram)、具有相似功能的存储器。

通信模块单元1150可以包括能够与有线网路连接的模块、能够与无线网络连接的模块以及既能与有线网络连接又能与无线网络连接的模块。有线网络模块可以包括诸如经由传输线发送和接收数据的各种设备的局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)等。无线网络模块可以包括诸如不用传输线发送和接收数据的各种设备的红外数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、无线个域网(zigbee)、无处不在的传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)等。

存储器控制单元1160用于管理和处理在处理器1100与根据不同的通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器,例如，可以控制ide(集成电子设备)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、raid(独立磁盘冗余阵列)、ssd(固态盘)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图像、声音和其它的形式输入的数据，并且输出数据到外部接口设备。媒体处理单元1170可以包括图像处理单元(gpu)、数字信号处理器(dsp)、高分辨率音频设备(hd音频)、高分辨率多媒体接口(hdmi)控制器等。

图6是实施基于所公开的技术的存储电路的系统的配置图的示例。

参见图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操控。系统1200可以包括处理器1210、主存储设备1220、辅助存储设备1230、接口设备1240等。本实施方式的系统1200可以是使用处理器操作的各种电子系统，诸如计算机、服务器、pda(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(pmp)、照相机、全球定位系统(gps)、摄像机、录音机、远程信息处理、视听(av)系统、智能电视等。

处理器1210可以解码输入的命令，处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括微处理器单元(mpu)、中央处理单元(cpu)、单核/多核处理器、图像处理单元(gpu)、应用处理器(ap)、数字信号处理器(dsp)等。

主存储设备1220是这样的储存器：能够在执行程序时暂时储存、调用和执行来自辅助存储设备1230的程序代码或数据，且即使在电源切断时也能保存存储的内容。主存储设备1220可以包括根据实施方式的上述半导体器件的一个或更多个。例如，主存储设备1220可以包括：写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流来储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的主存储设备1220的使用可以引起系统1200的性能改善。

而且，主存储设备1220还可以包括在电源切断时其中的所有内容被擦除的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。与此不同，主存储设备1220可以不包括根据本实施方式的半导体器件，但是可以包括在电源切断时其中的所有内容被擦除的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。

辅助存储设备1230是用于储存程序代码或数据的存储器件。尽管辅助存储设备1230的速度比主存储设备1220慢，但是辅助存储设备1230能够储存更大量的数据。辅助存储设备1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储设备1230可以包括：写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的辅助存储设备1230的使用可以引起系统1200的性能改善。

而且，辅助存储设备1230还可以包括数据储存系统(见图7的附图标记1300)，诸如使用磁学的磁带、磁盘、使用光学的光盘、使用磁学和光学的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。与此不同，辅助存储设备1230可以不包括根据本实施方式的半导体器件，但是可以包括数据储存系统(见图7的附图标记1300)，诸如使用磁学的磁带、磁盘、使用光学的光盘、使用磁学和光学的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。

接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(hid)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络连接的模块。有线网络模块可以包括诸如经由传输线发送和接收数据的各种设备的局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)等。无线网络模块可以包括诸如不用传输线发送和接收数据的各种设备的红外数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、无线个域网(zigbee)、无处不在的传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)等。

图7是实施基于所公开的技术的存储电路的数据储存系统的配置图。

参见图7，数据储存系统1300可以包括：储存设备1310，具有非易失性特性作为用于储存数据的部件；控制器1320，控制储存设备1310；接口1330，用于与外部设备连接；以及暂时储存设备1340，用于暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(hdd)、光盘只读存储器(cdrom)、数字通用磁盘(dvd)以及固态盘(ssd)等盘类型，以及诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的卡类型。

储存设备1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)等。

控制器1320可以控制储存设备1310与接口1330之间的数据的交换。为此，控制器1320可以包括用于执行用来处理经由接口1330从数据储存系统1300外部输入的命令的操作等的处理器1321。

接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的设备中使用的接口兼容，或者与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如ide(集成电子设备)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。

暂时储存设备1340能够暂时地储存数据，以用于根据外部设备、控制器和系统的接口的多样化和高性能来有效地在接口1330与储存设备1310之间传输数据。用于暂时储存数据的暂时储存设备1340可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，暂时储存设备1340可以包括：写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的暂时储存设备1340的使用可以引起系统1300的性能改善。

图8是实施基于所公开技术的存储电路的存储系统的配置图的示例。

参见图8，存储系统1400可以包括具有非易失性特性作为储存数据的部件的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是诸如固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的卡类型。

用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流来储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的存储器1410的使用可以引起存储系统1400的性能改善。

由此，可以通过执行稳定感测和放大操作来改善存储系统1400的性能。

而且，根据本实施方式的存储器1410还可以包括具有非易失性特性的rom(只读存储器)、nor闪存、nand闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据的交换。为此，存储器控制器1420可以包括用于对经由接口1430从存储系统1400的外部输入的命令执行操作和进行处理的处理器1421。

接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的设备中使用的接口兼容，或者与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，其用于根据外部设备、存储器控制器和存储系统的接口的多样化和高性能来有效地在接口1430与存储器1410之间传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：写入电路、第一选择电路、存储单元、耦合控制电路和耦合电路。写入电路可以基于控制码信号来产生与写入数据相对应的写入电流。第一选择电路可以基于第一选择信号来将写入电路耦接到第一线，且可以允许与写入电流相对应的单元电流流到第一线。存储单元可以耦接在第一线与第二线之间，且可以基于单元电流来储存写入数据。耦合控制电路可以基于控制码信号来产生与写入电流相对应的耦合码信号。耦合电路可以基于耦合码信号来选择性地将多个电压端子之中的一个或更多个电压端子耦接到第二线。根据各个实施例的缓冲存储器1440的使用可以引起存储系统1400的性能改善。

另外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的sram(静态随机存取存储器)、dram(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的sram(静态随机存取存储器)、dram(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。

根据上文的描述明显的是，在根据实施方式的半导体器件及其制造方法中，电阻可变元件的图案化是容易的，且可以保证电阻可变元件的特性。

基于本文件中公开的存储器件的图4至图8中的电子设备或系统的上述示例中的特征可以实施在各种设备、系统或应用中。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或便携式电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、具有无线通信能力的手表或其它可穿戴设备。

尽管本专利文件包含许多具体细节，但是这些不应理解为对任何发明的范围或要求保护的范围的限制，而是作为特定于特定发明的特定实施例的特征描述。本申请文件中描述的某些特征在独立的实施例的上下文中还可以组合实施在单个实施例。相反地，在单个实施例的上下文中描述的各个特征还可以单独地在多个实施例中实施或以任何合适的子组合来实施。另外，尽管上面特征在某些组合中可以被描述为动作且甚至如此初始要求保护，但是在一些情况下能够从组合中去除来自要求保护的组合的一个或更多个特征，且要求保护的组合可以针对子组合或子组合的变型。

类似地，尽管在附图中以特定的顺序描绘操作，但是这不应理解为要求这些操作以示出的顺序执行或按顺序次序执行，或者不应理解为要求执行所有示出的操作来实现所述结果。另外，本申请文件中描述的实施例中的各个系统部件的分离不应理解在所有的实施例中都需要这种分离。仅仅示出了若干实施方式和示例。可以基于本专利文件描述和示出的来作出其它实施方式、增强和变型。