非易失性储存装置的数据映射的制作方法

背景技术：

半导体存储器广泛用于各种电子设备中，诸如，蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备以及非移动计算设备。半导体存储器可以包括非易失性存储器或者易失性存储器。即使当非易失性存储器不连接到电源(例如，电池)时，非易失性存储器仍允许存储和保持信息。非易失性存储器的示例包括闪存(例如，nand型和nor型闪存)和电可擦可编程只读存储器(eeprom)。

诸如浮置栅极的电荷存储材料或者电荷捕获(trapping)材料可以在这种存储设备中用于存储表示数据状态的电荷。电荷捕获材料可以在三维(3d)堆叠(stack)存储结构中垂直地布置，或者可以在二维(2d)存储结构中水平地布置。3d存储结构的一个示例是比特成本可扩展(bics)架构，其包括交替的导电层和电介质层的堆叠。存储孔形成于该堆叠中，并且然后通过利用包括电荷捕获层的材料填充该存储孔而形成nand串，从而产生存储单元的垂直列。直的nand串在一个存储孔中延伸。存储单元的控制栅极由导电层提供。

然而，在操作这种存储设备时，存在各种挑战。

附图说明

相同编号的元素是指不同附图中的共同的部件。

图1是3d堆叠式非易失性存储设备的透视图。

图2是诸如图1的3d堆叠式非易失性存储设备100的存储设备的功能框图。

图3a是示出用于对控制器中的一个或者多个处理器编程的软件模块的框图。

图3b是示出用于对存储晶片上的状态机或者其它处理器编程的软件模块的框图。

图4a是具有两个平面的存储结构的框图。

图4b示出一块存储单元的一部分的俯视图。

图4c示出一块存储单元的一部分的横截面图。

图4d示出选择栅极层和字线层的视图。

图4e是存储单元的垂直列的横截面图。

图5a示出图1的感测块sb1的示例框图。

图5b示出图1的感测块sb1的另一个示例框图。

图6a示出包括感测放大器和以16个高速缓存层布置的高速缓存的示例感测电路。

图6b示出诸如图6a的感测电路的多个感测电路的示例布置。

图6c示出与图6b一致的示例感测电路和输入/输出电路。

图6d示出输入到图6a的感测电路和从图6a的感测电路输出的数据的数据的示例配置。

图7a示出示例编程处理。

图7b示出同时读取所有位线的存储单元的示例读取处理。

图7c示出分别读取偶数编号的位线的和奇数编号的位线的存储单元的示例读取处理。

图7d示出数据在图6a的感测电路的每个高速缓存层内从高速缓存传递到感测放大器的、与图7a一致的示例编程处理。

图7e示出数据在图6a的感测电路的每个高速缓存层内从感测放大器传递到高速缓存的、与图7b一致的示例全位线读取处理。

图7f示出与图7d和7e的处理一致的、数据在图6a的高速缓存层ct0的感测放大器与高速缓存之间的示例传递。

图8a示出与图7c一致的、读取数据在图6a的感测电路的每个高速缓存层内从偶数编号的位线的感测放大器传递到高速缓存的示例读取处理。

图8b示出与图7c一致的、读取数据在图6a的感测电路的每个高速缓存层内从奇数编号的位线的感测放大器传递到高速缓存的示例读取处理。

图8c示出与图8a的处理一致的、数据在图6a的高速缓存层ct0的偶数编号的位线的感测放大器与高速缓存之间的示例传递。

图8d示出与图8b的处理一致的、数据在图6a的高速缓存层ct0的奇数编号的位线的感测放大器与高速缓存之间的示例传递。

图9a示出数据在图6a的高速缓存层ct0、ct2、ct4和ct6的感测放大器与高速缓存之间的示例传递，其中每个高速缓存层具有单总线，不同层的总线互相连接，并且示出了同层传递。

图9b示出数据在图6a的高速缓存层ct0、ct2、ct4和ct6的感测放大器与高速缓存之间的示例传递，其中每个高速缓存层具有单总线，不同层的总线互相连接，并且示出了跨层传递。

图10a示出图6a的感测电路中的示例数据总线，其中每个高速缓存层具有双总线，并且不同层的总线互相连接。

图10b示出在编程或者读取操作期间图10a的高速缓存层ct0和ct8中的数据的示例同层传递，其中传递数据字的前一半(例如，低字节)，并且在该传递中使用相邻感测放大器。

图10c示出在编程或者读取操作期间图10a的高速缓存层ct0和ct8中的数据的示例同层传递，其中传递数据字的后一半(例如，高字节)，并且在该传递中使用相邻感测放大器。

图10d示出在编程操作期间图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct0传递到ct8，而数据字的后一半(例如，高字节)在ct0内传递，并且在该传递中使用偶数编号的感测放大器。

图10e示出在读取操作期间图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct8传递到ct0，而数据字的后一半(例如，高字节)在ct0内传递，并且在该传递中使用偶数编号的感测放大器。

图10f示出在编程操作期间图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct8传递到ct0，而数据字的后一半(例如，高字节)在ct8内传递，并且在该传递中使用奇数编号的感测放大器。

图10g示出在读取操作期间图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct0传递到ct8，而数据字的后一半(例如，高字节)在ct8内传递，并且在该传递中使用奇数编号的感测放大器。

图11a示出用于在利用图10d的示例对偶数编号的位线的编程操作中传递数据的示例处理，如对图6a的示例感测电路应用的。

图11b示出用于在利用图10f的示例对奇数编号的位线的编程操作中传递数据的示例处理，如对图6a的示例感测电路应用的。

图11c示出用于在利用图10e的示例对偶数编号的位线的读取操作中传递数据的示例处理，如对图6a的示例感测电路应用的。

图11d示出用于在利用图10g的示例对奇数编号的位线的读取操作中传递数据的示例处理，如对图6a的示例感测电路应用的。

图12a示出与图7d和图7e的处理一致的、用于在全页编程操作或者读取操作中选择高速缓存层和感测放大器层的示例序列。

图12b示出与图11a和图11c的处理一致的、用于在对包括偶数编号的位线的半页的编程操作或者读取操作中选择高速缓存层和感测放大器层的示例序列。

图12c示出与图11b和图11d的处理一致的、用于在对包括奇数编号的位线的半页的编程操作或者读取操作中选择高速缓存层和感测放大器层的示例序列。

图13a示出图6a的一对感测电路的示例布置，其中采用一组公共的高速缓存访问线。

图13b示出图6a的一对感测电路的另一个示例布置，其中采用分立的高速缓存访问线组。

图13c示出基于图13b的布置的电路。

图13d示出图6a的一对感测电路的另一示例布置。

图13e示出与图13b-图13d一致的、位于左侧感测部和右侧感测部中的一组高速缓存。

图14a和图14b示出在具有四个数据状态的示例一遍(one-pass)编程操作中存储单元的阈值电压(vth)分布。

具体实施方式

提供用于存储设备的感测技术和关联的电路系统。该技术适合用于涉及偶数编号的位线或者奇数编号的位线的编程操作和感测操作。

因为存储设备尺寸(dimension)的缩小，位线之间的寄生电容显著。因为来自相邻位线的耦合噪声，感测精度恶化，并且这可以导致读取错误。延长位线建立(settle)时间可以补偿该噪声的影响，但是读取性能由于额外等待时间而下降。

在性能不下降的情况下抵消噪声的方案涉及与偶数编号的位线分立地感测奇数编号的位线。因为减少了耦合，所以与全位线感测相比，可以缩短位线建立时间，从而缩短总读取时间。在感测位线期间，两个相邻位线不活动，并且用作屏蔽位线。在该方案中，数据的部分页映射到偶数编号的位线或者奇数编号的位线。数据映射的一种方案是将用户数据(例如，一个字)映射到连续位线(bl)，例如，16条bl，以具有较好的列修复效率。

所提出的技术提供了一种既用于屏蔽位线感测(偶数-奇数感测)又用于传统全位线感测的数据映射方法。因此，存在与由存储设备中的rom熔丝设置的映射的向后兼容性。

在一种方案中，通过利用双数据总线修改高速缓存与感测电路中的感测放大器之间的映射。一条总线用于同层传递，而另一条总线用于跨层传递。每层包括一组感测放大器和一组对应的高速缓存。该方案不需要修改连接到感测电路系统的输入/输出路径。

在另一种方案中，感测电路系统包括具有分立的高速缓存访问线但连接到公共输出总线的左侧部和右侧部。通过利用来自左侧部的半字和来自右侧部的半字，一次可以输出完整的数据字。或者，可以配置感测电路系统，使得从左侧部或者从右侧部一次输出完整的数据字。一种实施方式对左侧部和右侧部中的每个提供n个输入路径。另一种实施方式对左侧部和右侧部中的每个提供n/2个输入路径。该输入路径用于n比特总线。

也可以将这两种方案组合。例如，双数据总线电路可以用于具有分立的高速缓存访问线的左侧部和右侧部的每个中。这允许感测四条位线中的一条，而仍一次输出完整的页面。

下面的讨论提供可以实施所提出的技术的存储设备的适当结构的一个示例的细节。

图1是三维(3d)堆叠式非易失性存储设备的透视图。存储设备100包括衬底(substrate)101。在该衬底上和上方是存储单元(非易失性储存元件)的示例块blk0和blk1。此外，衬底101上是带有供块使用的支持电路的外围区域104。衬底101还可以承载块下面的电路以及一个或者多个下金属层，该一个或者多个下金属层在导电路径中被图案化以承载电路的信号。块形成于存储设备的中间区102中。在存储设备的上区103中，一个或者多个上金属层在导电路径中被图案化以承载电路的信号。每个块包括存储单元的堆叠区域，在该堆叠区域，交替层级的堆叠表示字线。尽管作为示例示出两个块，但是可以使用在x方向上和/或y方向上延伸的附加块。

在一个示例实施方式中，平面在x方向上的长度表示用于字线的信号路径延伸的方向(字线方向或者sgd线方向)，而该平面在y方向上的宽度表示用于位线的信号路径延伸的方向(位线方向)。z方向表示存储设备的高度。

图2是诸如图1的3d堆叠式非易失性存储设备100的示例存储设备的功能框图。存储设备100包括一个或者多个存储晶片108。每个存储晶片108包括存储单元的三维存储结构126(诸如，例如存储单元的3d阵列)、控制电路系统110、以及读/写电路128。存储结构126可由字线通过行解码器124以及由位线通过列解码器132寻址。读/写电路128包括多个感测块sb1、sb2、……、sbp(感测电路系统)，并且允许并行地读取或者编程一页存储单元。在某些系统中，控制器122与一个或者多个存储晶片108包括于同一个存储设备100(例如，可移动存储卡)中。然而，在其它系统中，控制器可以与存储晶片108分立。在某些实施例中，一个控制器122将与多个存储晶片108通信。在其它实施例中，每个存储晶片108具有其自己的控制器。命令和数据在主机140与控制器122之间通过数据总线120、并且在控制器122与一个或者多个存储晶片108之间通过线路118传递。在一个实施例中，存储晶片108包括一组连接到线路118的输入和/或输出(i/o)引脚。

存储结构126可以包括存储单元的一个或者多个阵列，其包括3d阵列。存储结构可以包括单片三维存储结构，在该单片三维存储结构中，在没有中间衬底的情况下，多个存储层级形成于诸如晶圆片的单衬底之上(并且并非之中)。存储结构可以包括任何类型的非易失性储存器，该非易失性存储器以单片形式形成于具有部署于硅衬底之上的活动区域的存储单元阵列的一个或多个物理层级中。存储结构可以在具有与存储单元的操作关联的电路系统的非易失性存储设备中，而无论所关联的电路系统是在衬底之上还是之内。

控制电路系统110与读/写电路128合作来在存储结构126上执行存储操作(例如，擦除、编程、读取等等)，并且包括状态机112、片上地址解码器114、以及功率控制模块116。状态机112提供对存储操作的芯片级控制。可以提供代码和参数储存装置113，以用于存储操作参数和软件。在一个实施例中，状态机112可由存储于代码和参数储存装置113中的软件编程。在其它实施例中，状态机112不使用软件，并且完全以硬件(例如，电子电路)实施。

片上地址解码器114在由主机140或者存储控制器122使用的地址与由解码器124和132使用的硬件地址之间提供地址接口。在存储操作期间，功率控制模块116控制供应到字线和位线的功率和电压。其可以包括以3d配置的字线层(下面讨论)的驱动器、选择晶体管(例如，sgs和sgd晶体管，下面描述)和源极线。功率控制模块116可以包括用于产生电压的电荷泵。感测块包括位线驱动器。sgs晶体管是处于nand串的源极端的选择栅极晶体管，并且sgd晶体管是处于nand串的漏极端的选择栅极晶体管。

可将控制电路系统110、状态机112、解码器114/124/132、储存装置113、功率控制模块116、感测块sb1、sb2、……sbp、读/写电路128、以及控制器122中的任何一个或者任意组合看作执行在此描述的功能的管理电路或者控制电路。

(片上或者片外)控制器122可以包括处理器122c和诸如rom122a和ram122b的储存设备(存储器)。储存设备包括诸如一组指令的代码，并且处理器122c可操作以执行该组指令，从而提供在此描述的功能。替代地或者此外，处理器122c可以从存储结构中的储存设备(诸如连接到一条或者多条字线的存储单元的预留区域)访问代码。

可以配置存储结构126中的多个存储元件，使得它们串联连接，或者使得每个元件可单独地被访问。通过非限制性示例，以nand配置的闪存设备(nand闪存)通常包含串联连接的存储元件。nand串是一组串联连接的存储单元和选择栅极晶体管的示例。

可以配置nand闪存阵列，使得该阵列由多个nand串组成，其中nand串由共享单条位线并且作为组被访问的多个存储单元组成。替代地，可以配置存储元件，使得每个元件可单独地被访问，例如，nor存储器阵列。nand和nor存储器配置是示例性的，并且存储单元可由其它方式配置。

存储单元可以以诸如多个行和/或列的有序阵列方式布置于单个存储设备层级中。然而，存储元件可以以不规则或者不正交的配置、或者以不认为是阵列的结构布置。

布置三维存储器阵列，使得存储单元占据多个平面或者多个存储设备层级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于衬底的主要表面，并且x和y方向基本上平行于衬底的主要表面)。

作为非限制性示例，三维存储结构可垂直地布置为多个二维存储设备层级的堆叠。作为另一个非限制性示例，三维存储器阵列可以布置为多个垂直列(例如，基本上垂直于衬底的主要表面(即，在y方向上)延伸的列)，每列具有多个存储单元。垂直列可以以二维配置(例如，在x-y平面中)布置，获得存储单元的三维布置，其中存储单元在多个垂直堆叠的存储平面上。三维存储元件的其它配置也可以构成三维存储器阵列。

通过非限制性示例，在三维nand存储器阵列中，存储元件可以耦合在一起，以形成横跨多个水平存储设备层级的垂直nand串。可以设想其它三维配置，其中一些nand串包含单个存储层级中的存储元件，而其它串包含跨越多个存储层级的存储元件。还可以以nor配置和以reram配置设计三维存储器阵列。

在此提供的技术可以用于2d和3d存储器。

本技术领域普通技术人员明白该技术并不局限于单个特定存储结构，而是涵盖在如在此描述的并且如本技术领域普通技术人员所理解的技术的精神和范围内的许多相关存储结构。

图3a是示出用于对控制器122中的一个或者多个处理器编程的软件模块的框图。图3a示出存储于rom122a中的读取模块150、编程模块152、擦除模块154、以及压力测试模块156。这些软件模块还可以存储于ram或者存储晶片108中。读取模块150包括对(各)处理器122c编程以执行读取操作的软件。编程模块152包括对(各)处理器122c编程以执行编程操作的软件。擦除模块154包括对(各)处理器122c编程以执行擦除操作的软件。压力测试模块156包括对(各)处理器122c编程以执行压力操作和测试操作的软件，如在此所述(见图8-图10)。基于该软件，控制器122指示存储晶片108执行存储操作。

图3b是示出用于对状态机112(或者存储晶片108上的其它处理器)编程的软件模块的框图。图3b示出存储于代码和参数储存装置113中的读取模块160、编程模块162、擦除模块164、以及压力测试模块166。这些软件模块还可以存储于ram或者存储结构126中。读取模块160包括对状态机112编程以执行读取操作的软件。编程模块162包括对状态机112编程以执行编程操作的软件。擦除模块164包括对状态机112编程以执行擦除操作的软件。压力测试模块166包括对状态机112编程以执行压力操作和测试操作的软件，如在此所述(见图8-图10)。替代地，可以对状态机112(其是电子电路)硬布线，使得不需要软件。

图4a是解释被划分为两个平面302和304的存储结构126的一种示例组织的框图。然后，将每个平面划分为m个块。在一个示例中，每个平面具有约2000个块。然而，还可以采用不同数量的块和平面。

图4b是示出来自存储结构126的一个块的一部分的俯视图的框图。图4b中所示的块的该部分对应于图4a的块2中的部分306。如从图4b可见的，图4b所示的块在箭头330的方向上和箭头332的方向上延伸。在一个实施例中，存储器阵列将具有48层。其它实施例具有比48层少或者多的层。然而，图4b仅示出顶层。

图4b示出多个表示垂直列的圆环。每个垂直列包括多个选择晶体管和多个存储单元。在一个实施例中，每个垂直列实施nand串。下面提供垂直列的更多细节。由于图4b所示的块在箭头330的方向上和箭头332的方向上延伸，所以该块包括比图4b所示的多的垂直列。

图4b还示出一组位线412。图4b示出24条位线，因为仅示出该块的一部分。可以预想连接到块的垂直列的24条以上的位线。表示垂直列的每个圆环具有“x”，以指示其与一条位线的连接。

图4b中所示的块包括在垂直列之下将各层连接到源极线的一组局部互连402、404、406、408和410。局部互连402、404、406、408和410还用于将块的每层划分为四个区；例如，将图4b中所示的顶层划分为区420、430、440和450。在实施存储单元的块的层中，四个区被称为由局部互连分离的字线指(wordlinefinger)。在一个实施例中，在块的公共层级上的字线指一起连接于块的端部，以形成单条字线。在另一个实施例中，同一层级上的字线指不连接在一起。在一个示例实施方式中，在区420、430、440和450的每个中，位线仅连接到一个垂直列。在该实施方式中，每个块具有16行的活动列，并且，在每个块中，每条位线连接到四行。在一个实施例中，连接到公共位线的全部四行连接到同一字线(通过同一层级上连接在一起的不同字线指)；因此，该系统采用源极侧选择线和漏极侧选择线来选择四个中的一个(或者另一个子组)来经受存储操作(编程、验证、读取和/或擦除)。

尽管图4b示出具有四行垂直列的每个区、四个区以及块中的16行垂直列，但是这些确切数字是示例实施方式。其它实施例可以每块包括更多或者更少区、每个区包括更多行或者更少行的垂直列以及每块包括更多行或者更少行的垂直列。

图4b还示出交错的垂直列。在其它实施例中，可以采用不同图案的交错。在某些实施例中，垂直列不交错。

图4c示出三维存储结构126的实施例的的一部分，其示出沿图4b中的线aa的横截面图。该横截面图穿过垂直列432和434以及区430(见图4b)。图4c的结构包括：两个漏极侧选择层sgd1和sgd2；两个源极侧选择层sgs1和sgs2；四个伪字线层dwllla、dwlllb、dwll2a和dwll2b；以及用于连接到数据存储单元的32个字线层wll0-wll31。其它实施例可以实施多于或少于两个的漏极侧选择层、多于或少于两个的源极侧选择层、多于或少于四个的伪字线层、以及多于或少于32个的字线层。示出凸出通过漏极侧选择层、源极侧选择层、伪字线层、以及字线层的垂直列432和434。在一个实施例中，每个垂直列包括nand串。在下面所列的垂直列和层之下是衬底101、衬底上的绝缘膜454、以及源极线sl。垂直列432的nand串具有位于堆叠的底部的源极端和位于堆叠的顶部的漏极端。如与图4b一致的，图4c示出通过连接器415连接到位线414的垂直列432。还示出了局部互连404和406。

为了便于参考，将漏极侧选择层sgd1和sgd2、源极侧选择层sgs1和sgs2、伪字线层dwllla、dwlllb、dwll2a和dwll2b、以及字线层wll0-wll31统称为导电层或者控制栅极层。在一个实施例中，导电层由tin和钨的组合制成。在其它实施例中，其它材料可以用于形成导电层，诸如，掺杂多晶硅、诸如钨的金属、或者金属硅化物。在某些实施例中，不同的导电层可以由不同的材料形成。导电层之间是电介质层dl0-dl19。例如，电介质层dl10在字线层wll26之上而在字线层wll27之下。在一个实施例中，电介质层由sio2制成。在其它实施例中，其它电介质材料可以用于形成电介质层。

存储单元沿着垂直列形成，所述垂直列通过在堆叠中交替的导电层和电介质层延伸。在一个实施例中，存储单元以nand串布置。字线层wll0-wll31连接到存储单元(也称为数据存储单元)。伪字线层dwllla、dwlllb、dwll2a和dwll2b连接到伪存储单元。伪存储单元(还被称为非数据存储单元)不存储用户数据，而数据存储单元有资格存储用户数据。因此，数据存储单元可以被编程。漏极侧选择层sgd1和sgd2用于使nand串与位线电连接和断开。源极侧选择层sgs1和sgs2用于使nand串与源极线sl电连接和断开。

图4d示出图4c中部分地示出的块的导电层(sgd1、sgd2、sgs1、sgs2、dwllla、dwlllb、dwll2a、dwll2b以及wll0-wll31)的透视图。如上关于图4b所述，局部互连402、404、406、408和410将每个导电层划分为四个区。例如，漏极侧选择栅极层sgd1(顶层)划分为区420、430、440和450。类似地，字线层wll31划分为区460、462、464和466。对于字线层(wll0-wll31)，将区称为字线指；例如，将字线层wll31划分为字线指460、462、464和466。

图4e是存储单元的垂直列的横截面图。图4e示出包括垂直列432的一部分的图4c的区442的横截面图。在一个实施例中，垂直列是圆形的，并且包括四层；然而，在其它实施例中，可以包括多于或少于四层，并且可以采用其它形状。在一个实施例中，垂直列432包括由诸如sio2的电介质制成的内芯层470。还可以采用其它材料。包围内芯470的是多晶硅沟道471。还可以采用除了多晶硅之外的材料。注意，是沟道471连接到位线。包围沟道471的是隧道电介质472。在一个实施例中，隧道电介质472具有ono结构。包围隧道电介质472的是电荷捕获层473，诸如(例如)提高陷阱密度的特制的氮化硅。

图4e示出电介质层dll11、dll12、dll13、dll14和dll15以及字线层wll27、wll28、wll29、wll30和wll31。每个字线层包括由氧化铝层477包围的字线区476，该氧化铝层477由阻挡氧化(sio2)层478包围。字线层与垂直列的物理相互作用形成存储单元。因此，存储单元包括：沟道471、隧道电介质472、电荷捕获层473、阻挡氧化层478、氧化铝层477、以及字线区476。例如，字线层wll31和垂直列432的一部分组成存储单元mc1。字线层wll30和垂直列432的一部分组成存储单元mc2。字线层wll29和垂直列432的一部分组成存储单元mc3。字线层wll28和垂直列432的一部分组成存储单元mc4。字线层wll27和垂直列432的一部分组成存储单元mc5。

当存储单元被编程时，电子被存储于与存储单元关联的电荷捕获层473的一部分中。响应于字线区476上的适当电压，这些电子通过隧道层473从沟道471被吸入电荷捕获层473。存储单元的阈值电压(vth)与存储电荷的量成比例升高。在擦除操作期间，电子返回到沟道。

图5a示出图1的感测块sb1的示例框图。在一种方案中，感测块包括多个感测电路。每个感测电路与数据锁存器和高速缓存关联。例如，示例感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b关联，并且分别与高速缓存550c、551c、552c和553c关联。感测放大器可以被认为包括感测电路中的一个和对应的锁存器组。例如，感测放大器sa550包括感测电路550a和该组锁存器550b，感测放大器sa551包括感测电路551a和该组锁存器551b，感测放大器sa552包括感测电路552a和该组锁存器552b，并且感测放大器sa553包括感测电路553a和该组锁存器553b。

在一种方案中，可以利用各自不同的感测块感测位线的不同子组。这允许与感测电路关联的处理负荷被划分并且由每个感测块中的相应处理器处理。例如，sb1中的感测电路控制器560可以与该组感测电路和锁存器通信。感测电路控制器可以包括预充电电路561，该预充电电路561对每个感测电路提供电压，以用于设置预充电电压。在一种可能的方案中，例如，通过图5b中的数据总线503和诸如lbus1或者lbus2的局部总线，独立地对每个感测电路提供电压。在另一种可能的方案中，例如，通过图5b中的线路505，同时对每个感测电路提供公共电压。感测电路控制器还可以包括存储器562和处理器563。下面提供感测电路控制器和感测电路550a和551a的进一步示例详述。

图5b示出图1的感测块sb1的另一个示例框图。感测电路控制器560与包括也示于图5a中的示例感测电路550a和551a的多个感测电路通信。感测电路550a包括锁存器550b，该锁存器550b包括解扣锁存器(triplatch)526和数据状态锁存器528。感测电路还包括诸如晶体管的电压箝位器521，该电压箝位器521设置感测节点522处的预充电电压。至位线(bl)开关的感测节点523选择性地允许感测节点与位线525通信，例如，感测节点电连接到位线，使得感测节点电压可以下降。位线525连接到一个或者多个存储单元，诸如存储单元mc1。诸如在感测操作期间或者在编程电压期间，电压箝位器524可以设置位线上的电压。在某些情况下，局部总线lbus1允许感测电路控制器与感测电路中的诸如锁存器550b和电压箝位器的部件通信。为了与感测电路550a通信，感测电路控制器通过线路502对晶体管504提供电压，以使lbus1与数据总线dbus503连接。通信可以包括将数据发送到感测电路和/或从感测电路接收数据。

例如，感测电路控制器可以以时分复用方式与不同感测电路通信。在一种方案中，线路505可以连接到每个感测电路中的电压箝位器。

感测电路551a包括锁存器551b，该锁存器551b包括解扣锁存器546和数据状态锁存器548。电压箝位器541可以用于设置感测节点542处的预充电电压。至字线(bl)开关的感测节点543选择性地允许该感测节点与位线545通信，并且电压箝位器544可以设置位线上的电压。位线545连接到一个或多个存储单元，诸如存储单元mc2。在某些情况下，局部总线lbus2允许感测电路控制器与感测电路中的诸如锁存器551b和电压箝位器的部件通信。为了与感测电路551a通信，感测电路控制器通过线路501对晶体管506提供电压，以使lbus2与dbus连接。

示例存储单元mc1和mc2连接到选择的字线wln。

图6a示出包括以16个高速缓存层布置的感测放大器和高速缓存的示例感测电路600。感测电路包括一组感测放大器601和一组高速缓存602。感测电路布置在高速缓存层中。每个高速缓存层(ct)包括通过总线连接的一组n个感测放大器(sa)和一组n个高速缓存，其中n是整数。该示例在高速缓存层中采用16个感测放大器和16个高速缓存。然而，可能有其它方案。通常，以字节为单位处理数据，使得在每个ct中sa和高速缓存的数量是整数个字节。此外，每个ct的sa和高速缓存的数量对应于数据字中的字节的数量，数据字是在给定时间对感测电路输入或者从感测电路输出的数据的单位。在该图中，ct包括以垂直列布置的sa和高速缓存。

在该图中从左向右，16个示例ct、sa的组、高速缓存的组以及关联总线被标记为如下：ct0、sa0、c0、b0；ct2、sa2、c2、b2；ct4、sa4、c4、b4；ct6、sa6、c6、b6；ct8、sa8、c8、b8；ct10、sa10、c10、b10；ct12、sa12、c12、b12；ct14、sa14、c14、b14；ct1、sa1、c1、bl；ct3、sa3、c3、b3；ct5、sa5、c5、b5；ct7、sa7、c7、b7；ct9、sa9、c9、b9；ct11、sa11、c11、b11；ct13、sa13、c13、b13；以及ct15、sa15、c15、b15。

可以定义包括连接到公共控制线并且在该图中以行延伸的一组sa的sa层或行。sa控制线被标为sac0-sacl5并且承载选择或者取消选择sa行的控制信号。sa层包括来自每个ct的一个sa。通常，一次选择一个sa行。

可以定义包括连接到公共访问线并且在该图中以行延伸的一组高速缓存的高速缓存行。高速缓存访问线和高速缓存控制线跨越高速缓存行延伸。在此，为了简洁起见，由标为ca/cc(高速缓存访问/高速缓存控制)的一条线表示两种类型的线路。将高速缓存访问线/高速缓存控制线标为ca/cc0-ca/ccll5。高速缓存访问线承载到或来自高速缓存的输入数据/输出数据，而高速缓存控制线选择高速缓存行。附加高速缓存层选择线可以用于选择高速缓存层。高速缓存层选择线是ctc0、ctc2、ctc4、ctc6、ctc8、ctc10、ctc12、ctc14、ctc1、ctc3、ctc5、ctc7、ctc9、ctc11、ctc13和ctc15，分别用于选择ct0、ct2、ct4、ct6、ct8、ct10、ct12、ct14、ct1、ct3、ct5、ct7、ct9、ct11、ct13和ct15。通常，一次选择一个sa行和一个高速缓存行，并且可以一次选择一个或者多个高速缓存层。

高速缓存行包括来自每个ct的一个高速缓存。通常，例如将sa控制线设置到高，以允许sa通过相应总线通信。可以在同一高速缓存层中选择对应的高速缓存，以发送或者接收数据。这允许sa在每个高速缓存层内同时从高速缓存接收数据比特或者将数据比特发送到高速缓存。每个高速缓存可以存储一比特数据。

复用器603可以具有16比特的宽度，以在选择的高速缓存层中同时将一比特传递到每个高速缓存或者从每个高速缓存传递一比特。通过控制信号可选择高速缓存层中的该组高速缓存，使得一次选择一组高速缓存并且该组高速缓存连接到高速缓存控制线。

复用器输入/输出路径611-626或者线路连接到高速缓存访问线，每个高速缓存访问线有一个输入/输出路径。

不同高速缓存层可以存储第一子页(sub-page0)或者第二子页(sub-page1)的数据。例如，ct0、ct2、ct4和ct6、ct1、ct3、ct5和ct7可以存储sub-page0的数据，而ct8、ct10、ct12和ct14、ct9、ct11、ct13和ct15可以存储sub-pagel的数据。

图6b示出诸如图6a的感测电路的多感测电路的示例布置。在该示例中，有几个包括两个感测电路600的单元633。一个感测电路位于左侧631，而另一个感测电路位于右侧632。这是示例，因为可能有许多其它配置。

图6c示出与图6b一致的示例感测电路和输入/输出电路。感测电路661包括一组位线640、感测放大器641、数据总线642、以及用户高速缓存643。输入/输出电路660包括：输入/输出路径644a、逻辑电路644、以及总线645，总线645用于与存储芯片外部的外部主机通信。总线可以延伸到芯片上的i/o焊盘。在一种方案中，以比特为单位的输入/输出路径的比特大小等于字的比特大小。

图6d示出输入到图6a的感测电路和从图6a的感测电路输出的数据的示例配置。page0表示诸如16kb的数据的一页数据。在逻辑列映射中，四个逻辑上连续的字可以被捆绑。在逻辑列映射中，sub-page0表示前半页，而sub-page1表示后半页。在物理图中，各组位线650映射到不同数据。在一个示例中，为了适应四个字的捆绑，每个组可以具有64条位线。页中的每个字是16比特的，并且4×16＝64。在另一个示例中，一组位线651用于快速读取处理，在该快读处理中，从偶数编号的位线或者奇数编号的位线读取子页数据。每组可以具有例如存储8比特的8条位线。

如果两比特存储于每个存储单元中，则所述比特布置于下页和上页中，如图14a和14b所示。如果三比特存储于每个存储单元中，则所述比特布置于下页、中页和上页中，等等。数据向和从感测电路的传递可以对于每个数据页分别发生。

图7a示出示例编程处理。步骤700包括从诸如图2的外部主机140的外部主机对高速缓存输入写入数据。步骤701包括通过高速缓存将写入数据传递到感测放大器。步骤702包括将写入数据编程到选择的字线的存储单元中。

图7b示出同时读取所有位线的存储单元的示例读取处理。在一种方案中，步骤705包括同时从所有位线读取数据。步骤706包括将读取的数据从感测放大器传递到高速缓存。步骤707包括将读取的数据从高速缓存输出到外部主机。

图7c示出分别读取偶数编号的位线和奇数编号的位线的存储单元的示例读取处理。如上所述，该方案可以通过减小位线之间的电容耦合，来减少读取错误。步骤710包括从偶数编号的位线的存储单元读取数据。步骤711包括将读取的数据从感测放大器传递到高速缓存。步骤712包括从奇数编号的位线的存储单元读取数据。步骤713包括将读取的数据从感测放大器传递到高速缓存。步骤714包括将读取的数据从高速缓存输出到外部主机。在一种方案中，对每个高速缓存层填充数据，例如，16比特的数据，该16比特的数据包括来自偶数编号的位线的存储单元的8比特和来自奇数编号的位线的存储单元的8比特。替代地，可以在偶数编号的位线的存储单元之前读取奇数编号的位线的存储单元。类似地，在下面的附图中，可以在偶数编号的位线之前或者之后，对奇数编号的位线进行涉及偶数-奇数位线的步骤。

图7d示出与图7a一致的、数据在图6a的感测电路的每个高速缓存层内从高速缓存传递到感测放大器的示例编程处理。步骤720开始编程操作。步骤721包括将数据存储于高速缓存中。步骤722包括将数据从高速缓存传递到感测放大器。步骤723初始化sa层和高速缓存索引j＝0。步骤724选择感测放大器层sa(j)和cache(j)。步骤725在每个ct中将比特从cache(j)传递到sa(j)。如果在判定步骤727，j＝15(或者表示高速缓存层中的最后的高速缓存和感测放大器的其它值)，则该处理在步骤728结束。如果判定步骤727为假，则在步骤726使j递增，并且步骤724接着选择下一个感测放大器层和高速缓存。

图7e示出与图7b一致的、数据在图6a的感测电路的每个高速缓存层内从感测放大器传递到高速缓存的示例全位线读取处理。该读取处理是图7d的编程处理的对应处理。步骤740开始全位线读取操作。这包括在对所选择的控制线施加一个或者多个控制栅极电压时感测放大器感测存储单元的导通状态。每个sa可以存储一个或者多个比特。例如，0比特可以指示存储单元非导通，而1比特可以指示存储单元导通。可以利用下面的步骤分别传递每个比特。此外，读取操作可以是任意感测操作，包括确定在完成编程操作之后单元的数据状态的感测操作、或者当在编程操作期间施加验证电压时确定单元的导通状态的感测操作。

步骤741包括开始将数据从感测放大器传递到高速缓存。步骤742初始化sa层和高速缓存索引j＝0。步骤743选择感测放大器层sa(j)和cache(j)。步骤744在每个ct中将比特从sa(j)传递到cache(j)。如果在判定步骤j＝15(或者表示高速缓存层中的最后高速缓存和感测放大器的其它值)，并且在判定步骤747不存在要传递得出下一个比特，则该处理在步骤748结束。如果存在下一个比特，则步骤741接着。如果判定步骤727为假，则在步骤745，j递增1，并且步骤743接着允许选择下一个感测放大器层和高速缓存。

图7f示出与图7d和图7e的处理一致的、数据在图6a的高速缓存层ct0的感测放大器与高速缓存之间的示例传递。在高速缓存组c0中，高速缓存被标为cache(0)至cache(15)，并且在sa组sa0中，sa被标为sa(0)至sa(15)。在编程处理中，将比特从ct(0)中的cache(0)传递到ct(0)中的sa(0)，然后，将比特从ct(0)中的cache(1)传递到ct(0)中的sa(1)，等等。数据传递都是利用总线b0发生的。该图还示出sa控制线sac0-sacl5、高速缓存控制线cc0-ccl5、高速缓存访问线ca0-cal5以及高速缓存层选择线ctc0(其可以承载选择高速缓存层ct0和高速缓存组c0的控制信号)。

图8a示出与图7c一致的、读取数据在图6a的感测电路的每个高速缓存层内从偶数编号的位线的感测放大器传递到高速缓存的示例读取处理。还参见图8c。步骤800开始对偶数编号的位线的存储单元的读取操作。步骤801包括开始将数据从偶数编号的位线的感测放大器传递到高速缓存。步骤802初始化sa层和高速缓存索引j＝0。步骤803选择感测放大器层sa(2j)和cache(j)。步骤804在每个ct中将比特从sa(2j)传递到cache(j)。例如，如果在判定步骤806，j＝7，并且在判定步骤807不存在下一个比特要传递，则该处理在步骤808结束。如果存在下一个比特，则接着是步骤801。如果判定步骤806为假，则在步骤805使j递增，并且步骤803接着选择下一个感测放大器层和高速缓存。

图8b示出与图7c一致的、读取数据在图6a的感测电路的每个高速缓存层内从奇数编号的位线的感测放大器传递到高速缓存的示例读取处理。还参见图8d。步骤820开始对奇数编号的位线的存储单元的读取操作。步骤821包括开始将数据从奇数编号的位线的感测放大器传递到高速缓存。步骤822初始化sa层和高速缓存索引j＝0。步骤823选择感测放大器层sa(2j+1)和cache(j+8)。步骤824在每个ct中将比特从sa(2j+1)传递到cache(j+8)。例如，如果在判定步骤826，j＝7，并且在判定步骤827不存在下一个比特要传递，则该处理在步骤828结束。如果存在下一个比特，则接着是步骤821。如果判定步骤826为假，则在步骤825使j递增1，并且步骤823接着选择下一个感测放大器层和高速缓存。

图8c示出与图8a的处理一致的、数据在图6a的高速缓存层ct0的偶数编号的位线的感测放大器与高速缓存之间的示例传递。在总线b0上，将感测放大器sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)的数据分别传递到cache(0)、cache(l)、cache(2)、cache(3)、cache(4)、cache(5)、cache(6)和cache(7)。

图8d示出与图8b的处理一致的、数据在图6a的高速缓存层ct0的奇数编号的位线的感测放大器与高速缓存之间的示例传递。在总线b0上，将感测放大器sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15)的数据分别传递到cache(8)、cache(9)、cache(10)、cache(11)、cache(12)、cache(13)、cache(14)和cache(15)。

图9a示出数据在图6a的高速缓存层ct0、ct2、ct4和ct6的感测放大器与高速缓存之间的示例传递，其中每个高速缓存层具有单总线，不同层的总线互相连接，并且示出了同层传递。重新映射数据以有助于如图7c中的偶数-奇数读取的一种方案是：重新映射数据以使得将高速缓存的前一半(例如，低字节)中的数据传递到同层中的偶数编号的位线的sa，而将高速缓存的后一半(例如，高字节)中的数据传递到另一层中的偶数编号的位线的sa。该方案涉及每个高速缓存层的总线之间的跳线路径。例如，跳线j0和j1提供在b0与b4之间，并且跳线j2和j3提供在b2与b6之间。晶体管也提供在每个总线和跳线中。每个晶体管可以根据控制信号和路径(未示出)而提供在导通状态或者非导通状态中。

在该示例中，b0中的晶体管是导通的，以允许数据在ct0中从高速缓存传递到sa。类似地，b2中的晶体管是导通的，以允许数据在ct2中从高速缓存传递到sa。虚线环形指示导通晶体管，而其它的是非导通的。ct4和ct6用于图9b所示的跨层传递。

图9b示出数据在图6a的高速缓存层ct0、ct2、ct4和ct6的感测放大器与高速缓存之间的示例传递，其中每个高速缓存层具有单总线，不同层的总线互相连接，并且示出了跨层传递。例如，ct0、ct2、ct4和ct6分别具有总线z0、z1、z2和z3。j1和j2中的晶体管是导通的，使得b0连接到b4，并且b2连接到b6。然而，sa线sac0-sacl5是跨不同ct和sa公共的。这可以导致ct0和ct2中的写干扰，如由星号所示。例如，当ca0和sac0设置为高并且选择ct0和ct4时，这允许ct0中的cache(0)将比特发送到ct4中的sa(0)。类似地，当ca0和sac0设置为高并且选择ct2和ct6时，这允许ct2中的cache(0)将比特发送到ct6中的sa(0)。然而。当sac0为高时，ct0中的sa(0)与b0通信，并且ct2中的sa(0)与b2通信。该通信可以干扰感测放大器中的表示比特的电压。具体地，将高速缓存的高字节(或者半字)传递到sa可以影响sa中在先存储的低字节(或者半字)。这是因为在不同时间传递半字。写干扰问题由于对感测放大器的公共写控制和对不同字节集的分时写访问而发生。具体地，由于数据总线由16个sa单元共享，所以高速缓存与sa之间的数据传递按顺序地进行。

例如，假定数据在ct0中在z0上的8个顺序传递中分别从cache(0)-cache(7)传递到sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)。在最后传递之后，sa(14)的数据保持在z0上。下一个传递是从ct0到ct4的跨层传递。在z0上的8个顺序传递中，将数据从ct0中的cache(8)-cache(15)分别传递到ct4中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)。然而，对于从ct0中的cache(8)到ct4中的sa(0)的第一传递，ct0中的sa(14)的数据保持在z0上。如果ct4中的sa(0)的数据与ct0中的sa(14)的数据不同，则sa(0)数据可能被sa(14)数据破坏。类似地，ct4的sa(0)数据可能由于在z0上保持数据而被破坏。

图10a示出图6a的感测电路的示例数据总线，其中每个高速缓存层具有双总线，并且不同层的总线互相连接。通过对层中和跨层传递以及对高速缓存的下半部和上半部提供分立的总线，可以防止sa受到干扰。这是因为同时传递半字。总线b0b、b2b、b4b、b6b、b8b和b10b分别专用于ct0、ct2、ct4、ct6、ct8和ct10内的层中传递。这些是每个高速缓存层中的第一数据总线并且由实线表示。每个高速缓存层中的第二数据总线由虚线表示。总线b0a和b8a专用于ct0与ct8之间的跨层传递。总线b2a和b10a专用于ct2与ct10之间的跨层传递。总线b4a和b12a(图6a中的ct12中的，未示出)专用于ct4与ct12之间的跨层传递。总线b6a和b14a(图6a中的ct14中的，未示出)专用于ct6与ct14之间的跨层传递。

跳线j4将b0b或者b0a与b8a连接。跳线j5将b0a与b8b或者b8a连接。跳线j6将b2b或者b2a与b10a连接。跳线j7将b2a与b10b或者b10a连接。跳线j8将b4b或者b4a与b12a连接。跳线j9将b4a与b12b或者b12a连接(未示出)。跳线j10将b6b或者b6a与b14a连接。跳线j11将b6a与b14b或者b14a连接(未示出)。

此外，一组例如四个晶体管与每个高速缓存层的双总线关联。控制线1000a-1000d分别连接到ct0和ct8中的晶体管tr0和tr8。控制线1001a-1001d分别连接到ct2和ct10中的晶体管tr2和tr10。控制线1002a-1002d分别连接到ct4和ct12中的晶体管tr4和tr12(未示出)。控制线1003a-1003d分别连接到ct6和ct14中的晶体管tr6和tr14(未示出)。控制线可以提供处于导通(接通)状态或者非导通(断开)状态的关联的晶体管，以执行层中传递或者跨层传递，如下所述。

可以根据存储于存储设备中的rom熔丝(fuse)中的数据设置晶体管，例如以对半页偶数-奇数感测启用跨层传递(第一模式)、或者对全页全字线感测禁用跨层传递(第二模式)。因此，存在与全页感测模式的向后兼容性。

这是多个感测放大器(感测放大器组sa0、sa2、sa4、sa6、sa8、sa10)和多个高速缓存(高速缓存组c0、c2、c4、c6、c8、c10)的示例，每个感测放大器一个高速缓存，其中每个感测放大器通过相应的位线连接到字线中相应的存储单元，相应的位线包括第一组隔一(everyother)位线(例如，偶数编号的位线)和第二组隔一位线(例如，奇数编号的位线)，并且多个感测放大器和多个高速缓存布置于多对层(例如，ct0和ct8、ct2和ct10、……)中。每对层包括：第一层(ct0)和第二层(ct8)。第一层包括n个感测放大器，所述n个感测放大器包括与第一组隔一位线关联的n/2个感测放大器(ct0中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)、sa(14))和与第二组隔一位线关联的n/2个感测放大器(ct0中的sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15))，该第一层还包括n个高速缓存，所述n个高速缓存包括第一组n/2个高速缓存(ct0中的cache(0)-cache(7))和第二组n/2个高速缓存(ct0中的cache(8)-cache(15))。第二层也包括n个感测放大器，所述n个感测放大器包括与第一组隔一位线关联的n/2个感测放大器(ct8中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)、sa(14))和与第二组隔一位线关联的n/2个感测放大器(ct8中的sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15))。该第二层还包括n个高速缓存，所述n个高速缓存包括第一组n/2个高速缓存(ct8中的cache(0)-cache(7))和第二组n/2个高速缓存(ct8中的cache(8)-cache(15))。

每对层包括可切换路径，例如，在第一模式和第二模式中可配置的总线和跳线(b0b、b0a、j4、j5、b8b、b8a)，其中，在该第一模式中，与第一组隔一位线关联的第二层的n/2个感测放大器连接到第一层的第一组n/2个高速缓存，并且与第一组隔一位线关联的第一层的n/2个感测放大器连接到第一层的第二组n/2个高速缓存；在该第二模式中，与第二组隔一位线关联的第二层的n/2个感测放大器连接到第二层的第二组n/2个高速缓存，并且与第二组隔一位线关联的第一层的n/2个感测放大器连接到第二层的第一组n/2个高速缓存。

例如，图10b和图10c的传递可以在图10a的第二模式中发生。

图10b示出在编程或者读取操作期间、图10a的高速缓存层ct0和ct8中的数据的示例同层传递，其中传递数据字的前一半(例如，低字节)，并且在该传递中使用相邻感测放大器。虚线环形指示导通晶体管，而其它是非导通的。编程将数据从高速缓存传递到sa，使得数据可以被写入存储单元中。具体地，在ct0中，cache(0)-cache(7)中的数据通过b0a分别传递到sa(0)-sa(7)。类似地，在ct8中，cache(0)-cache(7)中的数据通过b8a分别传递到sa(0)-sa(7)。读取将数据从sa传递到高速缓存，使得可以外部传递数据。具体地，在ct0中，sa(0)-sa(7)中的数据通过b0a分别传递到cache(0)-cache(7)。类似地，在ct8中，sa(0)-sa(7)中的数据通过b8a分别传递到cache(0)-cache(7)。

第一层(ct0)包括第一组n/2个相邻高速缓存c0-1(例如，n＝16)、第二组n/2个高速缓存c0-2。第二层(ct8)包括第一组n/2个相邻高速缓存c8-1和第二组n/2个高速缓存c8-2。此外，还示出了高速缓存层选择线ctc0(其可以承载选择高速缓存层ct0和高速缓存组c0的控制信号)和高速缓存层选择线ctc8(其可以承载选择高速缓存层ct8和高速缓存组c8的控制信号)。

图10c示出在编程或者读取操作期间、图10a的高速缓存层ct0和ct8中的数据的示例同层传递，其中传递数据字的后一半(例如，高字节)，并且在该传递中使用相邻感测放大器。对于编程，在ct0中，cache(8)-cache(15)中的数据通过b0a分别传递到sa(8)-sa(15)。在ct8中，cache(8)-cache(15)中的数据通过b8a分别传递到sa(8)-sa(15)。对于读取，在ct0中，sa(8)-sa(15)中的数据通过b0a分别传递到cache(8)-cache(15)。类似地，在ct8中，sa(8)-sa(15)中的数据通过b8a分别传递到cache(8)-cache(15)。

还示出了连接到sa的示例位线。例如，bl0-1是与图10d中的sa0-1关联的第一组隔一位线(例如，偶数编号的位线)，bl0-2是与图10d中的sa0-2关联的第二组隔一位线(例如，奇数编号的位线)，bl8-1是与图10d中的sa8-1关联的第一组隔一位线(例如，偶数编号的位线)，并且bl8-2是与图10d中的sa8-2关联的第二组隔一位线(例如，奇数编号的位线)。

图10d示出在编程操作期间、图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct0传递到ct8，而数据字的后一半(例如，高字节)在ct0内传递，并且在该传递中使用偶数编号的感测放大器。对于同层传递，通过b0b将ct0中的cache(8)、cache(9)、cache(10)、cache(11)、cache(12)、cache(13)、cache(14)和cache(15)中的数据分别传递到ct0中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)。对于跨层传递，通过b0a和j5将ct0中的cache(0)、cache(l)、cache(2)、cache(3)、cache(4)、cache(5)、cache(6)和cache(7)中的数据分别传递到ct8中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)。有利地，同层传递和跨层传递可以同时发生，使得干扰降低。

对于每对高速缓存层，这是可切换路径的示例，该可切换路径包括：连接到第一层的n个感测放大器(sa0)和第一层的第一组n/2个高速缓存(100b1)的第一层(t0)的第一数据总线(b0a)；连接到第一层的n个感测放大器和第一层的第二组n/2个高速缓存(c0-2)的第一层的第二数据总线(b0b)；连接到第二层的n个感测放大器(sa8)和第二层的第一组n/2个高速缓存(c8-1)的第二层(t0)的第一数据总线(b8a)；连接到第二层的n个感测放大器和第二层的第二组n/2个高速缓存(c8-2)的第二层的第二数据总线(b8b)；连接到第一层的第一数据总线和第二层的第二数据总线的第一跳线(j5)；以及连接到第一层的第二数据总线和第二层的第一数据总线(b8a)的第二跳线(j4)。

此外，第一控制线(1000a)连接到第一层的第二数据总线中的晶体管(1020a)的控制栅极和第一跳线中的晶体管(1021a)的控制栅极；第二控制线(1000b)连接到第一层的第一数据总线中的晶体管(1020b)的控制栅极和第二层的第一数据总线中的晶体管(1021b)的控制栅极；第三控制线(1000c)连接到第二条线中的晶体管(1020c)的控制栅极和第二层的第二数据总线中的晶体管(1021c)的控制栅极；以及第四控制线(1000d)连接到第二跳线中的晶体管(1020d)的控制栅极和第一跳线中的晶体管(1021d)的控制栅极。

控制电路与第一、第二、第三和第四控制线关联，其中控制电路配置为：在第一模式中，在第一和第四控制线上提供接通(on)电压，并且在第二和第三控制线上提供断开(off)电压；以及在第二模式中，在第三和第四控制线上提供接通电压并且在第一和第二控制线上提供断开电压。

替代地，开关(tr0、tr8)与第一层的第一和第二数据总线、第二层的第一和第二数据总线、以及第一和第二跳线关联，其中，对于每对层，开关可配置在第一模式中，其中：第一层的第一数据总线、第一跳线和第二层的第二数据总线将与第一组隔一位线关联的第二层的n/2个感测放大器(sa8-1)与第一层的第一组n/2个高速缓存(c0-1)连接；并且第一层的第二数据总线将与第一组隔一位线关联的第一层的n/2个感测放大器(sa0-1)与第一层的第二组n/2个高速缓存(c0-2)连接。此外，对于每对层，可在与第一模式不同的时间将开关配置在第二模式中，其中：第一层的第一数据总线、第二跳线和第二层的第一数据总线将与第二组隔一位线关联的第一层的n/2个感测放大器(sa0-2)与第二层的第一组n/2个高速缓存(c8-1)连接(见图10f)；并且第二层的第二数据总线将与第二组隔一位线关联的第二层的n/2个感测放大器(sa8-2)与第二层的第二组n/2个高速缓存(c8-2)连接。

在编程操作中，控制电路在第一模式中配置为：通过第一层的第一数据总线、第一跳线和第二层的第二数据总线，将第一数据字(w1)的前一半(w1a)从第一层的第一组n/2个高速缓存(c0-1)传递到与第一组隔一位线关联的第二层的n/2个感测放大器(sa8-1)；并且通过第一层的第二数据总线，将第一数据字的后一半(w1b)从第一层的第二组n/2个高速缓存(c0-2)传递到与第一组隔一位线关联的第一层的n/2个感测放大器(sa0-1)。

第一数据字可以包括要被编程到一组n个存储单元中的数据页的各比特，并且第二数据字可以包括要被编程到另一组n个存储单元中的数据页的各比特。

在编程操作中，控制电路在第二模式中配置为：通过第一层的第一数据总线、第二跳线和第二层的第一数据总线，将第二数据字(w2)的前一半(w2a)从第二层的第一组n/2个高速缓存(c8-1)传递到与第二组隔一位线关联的第一层的n/2个感测放大器(sa0-2)；并且通过第二层的第二数据总线，将第二数据字的后一半(w2b)从第二层的第二组n/2个高速缓存(c8-2)传递到与第二组隔一位线关联的第二层的n/2个感测放大器(sa8-2)。

在读取操作中，控制电路在第一模式中配置为：通过第一层的第一数据总线、第一跳线和第二层的第二数据总线，将第一数据字(w1)的前一半(w1a)从与第一组隔一位线关联的第二层的n/2个感测放大器(sa8-1)传递到第一层的第一组n/2个高速缓存(c0-1)；并且通过第一层的第二数据总线，将第一数据字(w1)的后一半(w1b)从与第一组隔一位线关联的第一层的n/2个感测放大器(sa0-1)传递到第一层的第二组n/2个高速缓存(c0-2)。此外，在读取操作中，控制电路在第二模式中配置为：通过第一层的第一数据总线、第二跳线和第二层的第一数据总线，将第二数据字(w2)的前一半(w2a)从与第二组隔一位线关联的第一层的n/2个感测放大器传递到第二层的第一组n/2个高速缓存(c8-1)；并且通过第二层的第二数据总线，将第二数据字的后一半(w2b)从与第二组隔一位线关联的第二层的n/2个感测放大器传递到第二层的第二组n/2个高速缓存(c8-2)。

在另一个实施例中，感测方法包括：执行涉及存储单元的感测操作，其中：提供多个感测放大器和多个高速缓存，每个感测放大器一个高速缓存，每个感测放大器通过相应的位线连接到字线中相应的存储单元，相应的位线包括第一组隔一位线和第二组隔一位线，多个感测放大器和多个高速缓存至少布置于第一层(ct0)和第二层(ct8)中，第一层包括与第一组隔一位线关联的n/2个感测放大器、与第二组隔一位线关联的n/2个感测放大器、第一组n/2个高速缓存以及第二组n/2个高速缓存，第二层包括与第一组隔一位线关联的n/2个感测放大器、与第二组隔一位线关联的n/2个感测放大器、第一组n/2个高速缓存以及第二组n/2个高速缓存；执行感测操作在第一时段中包括：感测连接到第一组隔一位线的存储单元，其中所述存储单元将包括第一数据字的前一半的关联数据存储于与第一组隔一位线关联的第一层的n/2个感测放大器中，并且将包括第二数据字的前一半的关联数据存储于与第一组隔一位线关联的第二层的n/2个感测放大器中；将第一数据字的前一半从与第一组隔一位线关联的第一层的n/2个感测放大器传递到第一层的第二组n/2个高速缓存；以及将第二数据字的前一半从与第一组隔一位线关联的第二层的n/2个感测放大器传递到第一层的第一组n/2个高速缓存。

感测电路可以配备有用于执行上述方法中的每个步骤的组件。

在另一个实施例中，感测方法包括：感测连接到多条位线中的第一组隔一位线的存储单元，其中所述存储单元将包括第一数据字的前一半(w1a)的关联数据存储于第一组感测放大器(sa8-1)中而将包括第二数据字的前一半(w2a)的关联数据存储于第二组感测放大器(sa0-2)中(也见图10f)；将第一数据字的前一半从第一组感测放大器传递到第一组高速缓存(c0-1)；将第二数据字的前一半从第二组感测放大器传递到第二组高速缓存(c8-1)；在第一时间将来自第一组高速缓存的第一数据字的前一半和来自第二组高速缓存的第二数据字的前一半同时传递到输入/输出路径；感测连接到多条位线中的第二组隔一位线的存储单元，其中所述存储单元将包括第一数据字的后一半(w1b)的关联数据存储于第三组感测放大器(sa0-1)中而将包括第二数据字的后一半(w2b)的关联数据存储于第四组感测放大器(sa0-2)中(见图10f)；将第一数据字的后一半从第三组感测放大器传递到第三组高速缓存(c0-2)；将第二数据字的后一半从第四组感测放大器传递到第四组高速缓存(c8-2)；以及在第二时间将来自第三组高速缓存的第一数据字的后一半和来自第四组高速缓存的第二数据字的后一半同时传递到输入/输出路径。

感测电路可以配备有用于执行上述方法中的每个步骤的组件。

例如，图10e-图10g的传递可以发生于图10a的第一模式中。

图10e示出在读取操作期间、图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct8传递到ct0，而数据字的后一半(例如，高字节)在ct0内传递，并且在该传递中使用偶数编号的感测放大器。对于可以同时发生的同层传递，通过b0b将数据从ct0中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)分别传递到ct0中的cache(8)、cache(9)、cache(10)、cache(11)、cache(12)、cache(13)、cache(14)和cache(15)。对于跨层传递，通过j5和b0a将数据从ct8中的sa(0)、sa(2)、sa(4)、sa(6)、sa(8)、sa(10)、sa(12)和sa(14)分别传递到ct0中的cache(0)、cache(l)、cache(2)、cache(3)、cache(4)、cache(5)、cache(6)和cache(7)。

注意，同层传递和跨层传递可以同时发生。为此，同时选择两条高速缓存访问线，例如，ca0-ca7中的一条和ca8-cal5中的一条。还可以选择一条感测放大器访问线，例如，sa0-sal5中的一条。

还示出了连接到图10c的位线和sa的示例存储单元。例如，mc0-1是与bl0-1和sa0-1关联的第一组隔一存储单元(例如，偶数编号的存储单元)，mc0-2是与bl0-2和sa0-2关联的第二组隔一存储单元(例如，奇数编号的存储单元)，mc8-1是与bl8-1和sa8-1关联的第一组隔一存储单元(例如，偶数编号的存储单元)，并且mc8-2是与bl8-2和sa8-2关联的第二组隔一存储单元(例如，奇数编号的存储单元)。

图10f示出在编程操作期间、图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct8传递到ct0，而数据字的后一半(例如，高字节)在ct8内传递，并且在该传递中使用奇数编号的感测放大器。对于同层传递，通过b8b，将ct8中的cache(8)、cache(9)、cache(10)、cache(11)、cache(12)、cache(13)、cache(14)和cache(15)中的数据分别传递到ct8中的sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15)。对于可以同时发生的跨层传递，通过b8a和j4，将ct8中的cache(0)、cache(l)、cache(2)、cache(3)、cache(4)、cache(5)、cache(6)和cache(7)中的数据分别传递到ct0中的sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15)。

图10g示出在读取操作期间、图10a的高速缓存层ct0和ct8中的数据的示例传递，其中数据字的前一半(例如，低字节)从ct0传递到ct8，而数据字的后一半(例如，高字节)在ct8内传递，并且在该传递中使用奇数编号的感测放大器。前一半和后一半并行地(例如，同时地)传递。对于同层传递，通过b8b将数据从ct8中的sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15)分别传递到ct8中的cache(8)、cache(9)、cache(10)、cache(11)、cache(12)、cache(13)、cache(14)和cache(15)。对于可以同时发生的跨层传递，通过j4和b8a将数据从ct0中的sa(1)、sa(3)、sa(5)、sa(7)、sa(9)、sa(11)、sa(13)和sa(15)分别传递到ct8中的cache(0)、cache(l)、cache(2)、cache(3)、cache(4)、cache(5)、cache(6)和cache(7)。

图11a示出用于在利用图10d的示例对偶数编号的位线的编程操作中传递数据的示例处理，如对图6a的示例感测电路应用的。还参见图10d。步骤1100开始对偶数编号的位线的存储单元的编程操作。步骤1101将写入数据存储于高速缓存中。步骤1102开始将数据从高速缓存传递到偶数编号的位线的感测放大器。步骤1103设置j＝0。步骤1104选择一组高速缓存层对。例如，在图10a中，四对是c0和c8、c2和c10、c4和c12、以及c6和c14。每个高速缓存层对包括第一和第二高速缓存层、或者一个ct和另一个ct。步骤1105选择感测放大器层sa(2j)、cache(j)和cache(j+8)。因此，在相同时间选择两个高速缓存行。关于每个高速缓存层对，步骤1106包括将比特从第一ct中的cache(j)传递到第二高速缓存层中的sa(2j)，并且同时将比特从第一ct中的cache(j+8)传递到第一ct中的sa(2j)。因此，在相同时间从两个高速缓存传递数据。例如，如果在判定步骤1108，j＝7，则该处理在步骤1109结束。如果判定步骤1108为假，则在步骤1107使j递增，并且接着是步骤1105。

图11b示出在利用图10f的示例对奇数编号的位线的编程操作中传递数据的示例处理，如对图6a的示例感测电路应用的。还参见图10f。步骤1120开始对奇数编号的位线的存储单元的编程操作。步骤1121将写入数据存储于高速缓存中。步骤1122开始将数据从高速缓存传递到偶数编号的位线的感测放大器。步骤1123设置j＝0。步骤1124选择一组高速缓存层对，诸如结合图11a的步骤1105所述的。步骤1125选择感测放大器层sa(2j+1)、cache(j)和cache(j+8)。对于每个高速缓存层对，步骤1126包括将比特从第二ct中的cache(j)传递到第一高速缓存层中的sa(2j+1)，并且同时将比特从第二ct中的cache(j+8)传递到第二ct中的sa(2j+1)。因此，在相同时间从两个高速缓存传递数据。例如，如果在判定步骤1128，j＝7，则该处理在步骤1129结束。如果判定步骤1128为假，则在步骤1127使j递增，并且接着是步骤1125。

图11c示出在利用图10e的示例对偶数编号的位线的读取操作中传递数据的示例处理，如对图6a的示例感测电路应用的。步骤1140开始对偶数编号的位线的存储单元的编程操作。步骤1141开始将数据从偶数编号的位线的感测放大器传递到高速缓存。步骤1142设置j＝0。步骤1143选择一组高速缓存层对，如上所述。步骤1144选择感测放大器层sa(2j)、cache(j)和cache(j+8)。对于每个高速缓存层对，步骤1145包括将比特从第二ct中的sa(2j)传递到第一ct中的cache(j)，并且同时将比特从第一ct中的sa(2j)传递到第一ct中的cache(j+8)。例如，如果在判定步骤1147，j＝7，则该处理在步骤1148结束。如果判定步骤1147为假，则在步骤1146使j递增，并且接着是步骤1144。

图11d示出在利用图10g的示例对奇数编号的位线的读取操作中传递数据的示例处理，如对图6a的示例感测电路应用的。步骤1160开始对偶数编号的位线的存储单元的编程操作。步骤1161开始将数据从奇数编号的位线的感测放大器传递到高速缓存。步骤1162设置j＝0。步骤1163选择一组高速缓存层对，如上所述。步骤1164选择感测放大器层sa(2j+1)、cache(j)和cache(j+8)。对于每个高速缓存层对，步骤1165包括将比特从第一ct中的sa(2j+1)传递到第二ct中的cache(j)，并且同时将比特从第二ct中的sa(2j+1)传递到第二ct中的cache(j+8)。例如，如果在判定步骤1167，j＝7，则该处理在步骤1168结束。如果判定步骤1167为假，则在步骤1166使j递增，并且接着是步骤1164。

图12a示出与图7d和图7e的处理一致的、用于在全页编程操作或者读取操作中选择高速缓存层和感测放大器层的示例序列。在例如传递16kb的数据的整个完整页面中，选择高速缓存层ct0-ct15，然后继而选择sat0、sat1、……、sat15的sa层。由图6a回忆起，sa层或行包括连接到公共sa线的sa。因此，sato-sat15分别包括连接到sac0-sacl5的sa。

图12b示出与图11a和图11c的处理一致的、用于在对包括偶数编号的位线的半页的编程操作或者读取操作中选择高速缓存层和感测放大器层的示例序列。在例如向/从偶数编号的位线传递8kb的数据的第一子页中，选择高速缓存层ct0和ct8、ct1和ct9、ct2和ct10、……。与图6a一致的，可以存在偶数编号的高速缓存层对和奇数编号的高速缓存层对。然后，继而选择sat0、sat2、……、sat14的偶数编号的sa层。

图12c示出与图11b和图11d的处理一致的、用于在对包括奇数编号的位线的半页的编程操作或者读取操作中选择高速缓存层和感测放大器层的示例序列。在例如向/从奇数编号的位线传递8kb的数据的第二子页中，选择高速缓存层ct0和ct8、ct1和ct9、ct2和ct10、……。然后，继而选择sat1、sat3、……、sat15的奇数编号的sa层。

图13a示出图6a的一对感测电路的示例布置，其中采用一组公共高速缓存访问线。在该示例实施方式中，感测电路1300包括：左侧感测部1301，该左侧感测部1301包括16个高速缓存层ct0l-ct15l；以及右侧感测部1302，该右侧感测部1302包括16个高速缓存层ct0r-ct15r。16比特复用器包括输入/输出路径1311-1326。每个输入/输出路径连接到相应的高速缓存访问线ca0-cl15，并且每个高速缓存访问线跨左侧感测部和右侧感测部而延伸，并且由左侧感测部和右侧感测部共享。为了简单起见，未示出高速缓存控制线和高速缓存层控制线。此外，可以独立地选择每个高速缓存层，使得当输入或者输出数据时，一个高速缓存层是活动的。然而，利用该方案，诸如当与奇数编号的位线分立地读取偶数编号的位线时，不能采用快速读取模式。相反，高速缓存必须由来自偶数编号的位线和奇数编号的位线两者的sa的数据填充。在输出时间，应当从一组高速缓存输出完整的数据字。

图13b示出图6a的一对感测电路的另一示例布置，其中采用分立的高速缓存访问线组。在该示例实施方式中，感测电路1330包括：左侧感测部1331，该左侧感测部1331包括16个高速缓存层ct0l-ct15l；以及右侧感测部1332，该右侧感测部1332包括16个高速缓存层ct0r-ct15r。为左侧部和右侧部中的每个提供16比特复用器1333或者1334。此外，左侧感测部包括输入/输出路径1341-1356，并且右侧感测部包括输入/输出路径1361-1376。还为每个感测部提供一组单独的高速缓存访问线。左侧感测部包括高速缓存访问线ca0l-cal5l。右侧感测部包括高速缓存访问线ca0r-cal5r。复用器1333和1334可以连接到另一个16比特复用器1335。

在一种方案中，选择左侧感测部，并且同时从输入/输出路径1341-1356以及复用器1333和1335中的每个输入或者输出数据。接着，选择右侧感测部，并且同时从输入/输出路径1361-1376以及复用器1334和1335中的每个输入或者输出数据。在另一种方案中，同时从输入/输出路径1341-1356的一半和输入/输出路径1361-1376的一半输入或者输出数据。

因此，一次可以从各个高速缓存层中的左侧感测部和右侧感测部中的每个传递半字，使得一次从感测电路传递完整的字。这导致与从一个高速缓存层传递一个字相比，数据传递时间缩短50％。

图13c示出基于图13b的布置的电路。输入/输出路径对连接到相应的晶体管1378。每个方框表示一个或多个晶体管或者其它开关部件。例如，输入/输出路径1341和1342连接到相应的晶体管，输入/输出路径1341和1342连接到相应的晶体管，等等。还示出了附加晶体管1380。每个晶体管可以由控制信号(未示出)控制。每个晶体管可以被控制为开路(非导通路径)或者短路(导通路径)。例如，对于全页读取，晶体管1378为开路，并且晶体管1380为短路。因此，当选择高速缓存层ct0l-ct15l中的一个时，在比特位置bit0-bit7，输入/输出路径1342、1344、1346、1348、1350、1352、1354和1356分别连接到复用器1335，并且，在bit8-bitl5，输入/输出路径1341、1343、1345、1347、1349、1351、1353和1355连接到复用器。通过高速缓存访问线ca0l-cal5l，可以从所选择的高速缓存层同时输出数据。

或者，当选择高速缓存层ct0r-ct15r中的一个时，在比特位置bit0-bit7，输入/输出路径1362、1364、1366、1368、1370、1372、1374和1376分别连接到复用器，并且，在bit8-bitl5，输入/输出路径1361、1363、1365、1367、1369、1371、1373和1375连接到复用器。通过高速缓存访问线ca0r-cal5r，可以从所选择的高速缓存层同时输出数据。因此，可以在全页读取模式中读取左侧感测部或者右侧感测部中任一个。

对于例如采用奇数编号的位线或者偶数编号的位线的半页读取，晶体管1380为开路，并且晶体管1378为短路。因此，在左侧感测部中，如果选择高速缓存访问线ca0l-ca7l，则在bit0-bit7，输入/输出路径1341、1343、1345、1347、1349、1351、1353和1355分别连接到复用器。因此，可以从左侧感测部输出字的一半(例如，低字节)。或者，如果选择高速缓存访问线ca8l-ca15l，则在bit0-bit7，输入/输出路径1342、1344、1346、1348、1350、1352、1354和1356分别连接到复用器。因此，可以从左侧感测部输出字的另一半(例如，高字节)。

同时，从左侧感测部输出来自高速缓存访问线ca0l-ca7l或者ca8l-cal5l的半字，可以从右侧感测部输出来自高速缓存访问线ca0r-ca7r或者ca8r-cal5r的半字。例如，在右侧感测部中，如果选择高速缓存访问线ca0r-ca7r，则在bit8-bit15，输入/输出路径1361、1363、1365、1367、1369、1371、1373和1375分别连接到复用器。因此，可以从右侧感测部输出字的一半(例如，低字节)。或者，如果选择高速缓存访问线ca8r-ca15r，则在bit8-bit15，输入/输出路径1362、1364、1366、1368、1370、1372、1374和1376分别连接到复用器。因此，可以从右侧感测部输出字的另一半(例如，高字节)。

图13d示出图6a的一对感测电路的另一示例布置。在该示例实施方式中，感测电路1377包括：左侧感测部1378，该左侧感测部1378包括16个高速缓存层ct0l-ct15l；以及右侧感测部1379，该右侧感测部1379包括16个高速缓存层ct0r-ct15r。分别为左侧部和右侧部中的每个提供16比特复用器1381l或者1381r。此外，左侧感测部包括输入/输出路径1382-1389，并且右侧感测部包括输入/输出路径1390-1397。还为每个感测部提供一组单独的高速缓存访问线。左侧感测部包括高速缓存访问线ca0l-cal5l。右侧感测部包括高速缓存访问线ca0r-cal5r。复用器1381l和1381r可以连接到另一个16比特复用器1398。

此外，每个输入/输出路径连接到两条高速缓存访问线，而非如图13c中那样连接到一条高速缓存访问线。因此，每个输入/输出路径可以根据选择哪条高速缓存访问线，向或从两个高速缓存中的一个传递数据。例如，如果高速缓存访问线ca0l被选择，则输入/输出路径1382可以向或从连接到ca0l的高速缓存传递数据，或者，如果高速缓存访问线ca8l被选择，则输入/输出路径1382可以向或从连接到ca8l的高速缓存传递数据。

在一种方案中，选择左侧感测部，并且同时从选择的高速缓存层中连接到高速缓存访问线ca0l和ca8l的各个高速缓存，从输入/输出路径1382-1389中的每个输入或者输出数据。因此，可以在左侧感测部中，同时对高速缓存层中的一半高速缓存输入/输出数据。这可是8比特数据，诸如，字的一半(例如，低字节)。在另一个示例中，在选择的高速缓存层中，选择左侧感测部，并且同时从选择的高速缓存层中连接到高速缓存访问线ca8l和ca15l的各个高速缓存，从输入/输出路径1382-1389中的每个输入或者输出数据。这可是8比特数据，诸如，字的另一半(例如，高字节)。在这些选项中，从相邻高速缓存输入/输出数据。还可以从非相邻高速缓存输入/输出数据。

在于左侧感测部中从高速缓存层中的一半高速缓存输入/输出数据的同时，可以在右侧感测部中从高速缓存层中的一半高速缓存输入/输出数据。例如，同时从选择的高速缓存层中连接到高速缓存访问线ca0r和ca8r的各个高速缓存，从输入/输出路径1390-1397中的每个输入或者输出数据。这可以是字的一半(例如，低字节)。在另一个示例中，同时从选择的高速缓存层中连接到高速缓存访问线ca8r和ca15r的各个高速缓存，从输入/输出路径1390-1397中的每个输入或者输出数据。这可以是字的另一半(例如，高字节)。复用器利用来自左侧感测部和右侧感测部的中的每个的8比特提供16比特输出。

图13e示出与图13b-图13d一致的、左侧感测部和右侧感测部中的一组高速缓存。数据字w1存储于左侧感测部中的一组高速缓存c0l中，而数据字w2存储于右侧感测部中的一组高速缓存c0r中。字w1包括：前一半w1a，其存储于高速缓存的前一半c0-1l中；和后一半w1b，其存储于高速缓存的后一半c0-2l中。字w2包括：前一半w2a，其存储于高速缓存的前一半c0-1r中；和后一半w2b，其存储于高速缓存的后一半c0-2r中。

图13b-图13e提供了包括多个感测放大器和多个高速缓存的感测电路的示例，每个感测放大器一个高速缓存，其中每个感测放大器通过相应的位线连接到字线中相应的存储单元，相应的位线包括第一组隔一位线和第二组隔一位线，并且多个感测放大器和多个高速缓存布置于包括第一层(1410)和第二层(1411)的多个层中，其中：第一层包括n个感测放大器以及n个高速缓存，所述n个感测放大器包括与第一组隔一位线关联的n/2个感测放大器、与第二组隔一位线关联的n/2感测放大器，所述n个高速缓存包括第一组n/2个高速缓存(1410a或者1410b)和第二组n/2个高速缓存(1410b或者1410a)；第二层包括n个感测放大器以及n个高速缓存，所述n个感测放大器包括与第一组隔一位线关联的n/2个感测放大器、与第二组隔一位线关联的n/2感测放大器，所述n个高速缓存包括第一组n/2个高速缓存(1411a)和第二组n/2个高速缓存(1411b)；并且大小为n比特的数据总线(1335)包括输入路径(1341-1376)，所述输入路径(1341-1376)在第一模式中连接到第一层的第一组n/2个高速缓存并且连接到第二层的第一组n/2个高速缓存，而在第二模式中连接到第一层的第二组n/2个高速缓存并且连接到第二层的第二组n/2个高速缓存。

例如，在图13b中，在第一模式中，输入路径1341、1343、1345、1347、1349、1351、1353和1355连接到第一层的第一组n/2个高速缓存(1410a)，并且输入路径1361、1363、1365、1367、1369、1371、1373和1375连接到第二层中的第一组n/2个高速缓存(1411a)。在第二模式中，输入路径1342、1344、1346、1348、1350、1352、1354和1356连接到第一层的第二组n/2个高速缓存(1410b)，并且输入路径1362、1364、1366、1368、1370、1372、1374和1376连接到第二层中的第二组n/2个高速缓存(1411a)。

在图13c中，该电路可以包括：连接到第一层的第一组n/2个高速缓存(1410a)的第一组n/2条高速缓存访问线(ca0l-ca7l)，每个高速缓存一条高速缓存访问线；连接到第一层的第二组n/2个高速缓存(1410b)的第二组n/2条高速缓存访问线(ca8l-ca15l)，每个高速缓存一条高速缓存访问线；连接到第二层的第一组n/2个高速缓存(1411a)的第三组n/2条高速缓存访问线(ca0r-ca7r)，每个高速缓存一条高速缓存访问线；连接到第二层的第二组n/2个高速缓存(1411b)的第四组n/2条高速缓存访问线(ca8r-ca15r)，每个高速缓存一条高速缓存访问线；第一组n/2个晶体管(1378l)，该第一组n/2个晶体管中的每个晶体管连接到第一组n/2条高速缓存访问线的n/2条高速缓存访问线中的一条、连接到第二组n/2条高速缓存访问线的n/2条高速缓存访问线中的一条、并且连接到数据总线(1335)；以及第二组n/2个晶体管(1378r)，该第二组n/2个晶体管的每个晶体管连接到第三组n/2条高速缓存访问线的n/2条高速缓存访问线(ca0r-ca7r)中的一条、连接到第四组n/2条高速缓存访问线的n/2条高速缓存访问线(ca8r-ca15r)中的一条、并且连接到数据总线。

数据总线1335具有大小为n/2比特的第一部分(bit0-bit7)和大小为n/2比特的第一部分(bit8-bit15)，在第一模式中，同时地，第一部分连接到第一层的第一组n/2个高速缓存，并且第二部分连接到第二层的第一组n/2个高速缓存；并且，在第二模式中，同时地，第一部分连接到第一层的第二组n/2个高速缓存，并且第二部连接到第二层的第二组n/2个高速缓存。

在编程操作中，控制电路配置为：在第一模式中，同时地，将第一数据字的前一半从数据总线传递到第一层的第一组n/2个高速缓存，并且将第二数据字的前一半从数据总线传递到第二层的第一组n/2个高速缓存；并且，在第二模式中，同时地，将第一数据字的后一半从数据总线传递到第一层的第二组n/2个高速缓存，并且将第二数据字的后一半从数据总线传递到第二层的第二组n/2个高速缓存。此外，在编程操作中，控制电路配置为：将第一数据字的前一半从第一层的第一组n/2个高速缓存传递到第一层的前一半感测放大器，并且将第一数据字的后一半从第一层的第二组n/2个高速缓存传递到第一层的后一半感测放大器；并且将第二数据字的前一半从第二层的第一组n/2个高速缓存传递到第二层的前一半感测放大器，并且将第二数据字的后一半从第二层的第二组n/2个高速缓存传递到第二层的后一半感测放大器。

在上述示例中，一条选择线(ctc0l)连接到第一层的第一组n/2个高速缓存和第一层的第二组n/2个高速缓存，并且一条选择线(ctc0r)连接到第二层的第一组n/2个高速缓存和第二层的第二组n/2个高速缓存。参见图13b。在另一可能选项中，在第一层中，一条选择线(ctc0l)连接到第一层的第一组n/2个高速缓存，而另一条选择线(ctc2l)连接到第一层的第二组n/2个高速缓存；并且，在第二层中，一条选择线(ctc0r)连接到第二层的第一组n/2个高速缓存，而另一条选择线(ctc2r)连接到第二层的第二组n/2个高速缓存。

图14a和14b示出在具有四个数据状态的示例一遍编程操作中存储单元的vth分布。在该示例中，存储单元初始地处于由vth分布1400(图14a)表示的擦除状态中。接着，编程导致a、b和c状态单元的vth分别达到vth分布1402、1404和1406(图14b)。由于比特忽略标准，少量a、b和c状态单元可具有分别低于vva、vvb或者vvc的vth。

初始地利用擦除-验证电压vver将存储单元擦除到vth分布1400。由于比特忽略标准，少量擦除状态单元可具有高于vver的vth。在该示例中，存在四个可能的数据状态，例如，存储比特11的擦除(er)、存储比特01的a状态、存储比特00的b状态和存储比特10的c状态。两比特的数据状态表示数据的下页和上页。

可以利用vva、vvb或者vvc的验证电压，一遍或者多遍地将a、b和c状态单元从擦除状态编程到它们最终的vth分布。此外，通过在相邻数据状态直接进行区分，读取电压vra、vrb和vrc用于读取单元的数据状态。

在一个实施例中，电路包括多个感测放大器和多个高速缓存，每个感测放大器一个高速缓存，其中每个感测放大器通过相应的位线连接到字线中相应的存储单元，相应的位线包括第一组隔一位线和第二组隔一位线，并且，多个感测放大器和多个高速缓存布置于多个层对中，每个层对包括第一层和第二层；第一层包括n个感测放大器，所述n个感测放大器包括与第一组隔一位线关联的n/2个感测放大器和与第二组隔一位线关联的n/2个感测放大器；第一层还包括n个高速缓存，所述n个高速缓存包括第一组n/2个高速缓存和第二组n/2个高速缓存；第二层包括n个感测放大器，所述n个感测放大器包括与第一组隔一位线关联的n/2个感测放大器和与第二组隔一位线关联的n/2个感测放大器；并且，第二层还包括n个高速缓存，所述n个高速缓存包括第一组n/2个高速缓存和第二组n/2个高速缓存；其中每个层对包括可在第一模式中和第二模式中配置的可切换路径，其中，在第一模式中，与第一组隔一位线关联的第二层的n/2个感测放大器连接到第一层的第一组n/2个高速缓存，并且与第一组隔一位线关联的第一层的n/2个感测放大器连接到第一层的第二组n/2个高速缓存，并且，在第二模式中，与第二组隔一位线关联的第二层的n/2个感测放大器连接到第二层的第二组n/2个高速缓存，并且与第二组隔一位线关联的第一层的n/2个感测放大器连接到第二层的第一组n/2个高速缓存。

出于说明和描述的目的提供了上面对本发明的详细描述。不旨在穷举的，也不旨在使本发明局限于所公开的确切形式。根据上面的教导，可以进行许多修改和变型。选择所描述的实施例，以便最好地解释本发明的原理及其实际应用，从而使本技术领域技术人员能够以各种实施例并且通过适应于所设想的特定用途的各种修改来最好地应用本发明。本发明的范围旨在由所附权利要求限定。