用于提高SRAM写入能力的架构的制作方法

本申请要求享有2016年9月19日提交的名称为“architecturetoimprovewrite-abilityinsram”的美国专利申请no.15/269,620的权益，该申请在此通过全文引用的方式明确并入本文。

本公开总体涉及存储器系统，并且更特别地涉及用于写入存储器的系统。

背景技术：

静态随机存取存储器(sram)是一类半导体存储器。更具体地，sram当存储器保持供电时维持存储在sram中数据的一类随机存取存储器(ram)。可以无需周期性地重写sram以便于如对于动态随机存取存储器(dram)(另一类半导体存储器)可以需要的维持所存储的数据。sram可以使用双稳态锁存电路、也称作触发器以存储每位数据。触发器可以是交叉耦合的成对反相器。每个交叉耦合的反相器可以包括上拉pmos晶体管和下拉nmos晶体管。

可以通过成对的nmos晶体管在读出或写入操作中存取sram存储器单元。如果nmos存取晶体管比上拉pmos晶体管更强，读取操作可以重写所存储的存储器单元值。然而，如果上拉pmos晶体管比nmos存取晶体管更强，则写入操作可以失败。可以使用写入辅助技术以解决写入操作问题。然而，各种写入辅助技术可能并未良好缩放。

技术实现要素：

以下展示一个或多个一个方面的简化概要以便于提供该一个方面的基本理解。该概要并非是所有设想的一个方面的广泛概述，并且有意设计为并非识别所有一个方面的必要或关键要素也并未描绘任意或所有一个方面的范围。概要的单纯目的在于以简化形式展示一个或多个一个方面的一些概念作为稍后所展示的更详细说明的前导。

在本公开的一个方面中，提供了一种存储器。存储器阵列包括具有多个存储器单元的存储器核芯。存储器也包括第一写入辅助电路，被配置为辅助写入至存储器核芯的多个存储器单元的第一组存储器单元。额外地，存储器包括第二写入辅助电路，被配置为辅助写入至存储器核芯的多个存储器单元的第二组其他存储器单元。

在本公开的另一一个方面中，提供了一种设备。设备包括至少一个处理器。设备也包括存储器阵列。存储器阵列包括具有多个存储器单元的存储器核芯。存储器也包括被配置为辅助写入至存储器核芯的多个存储器单元的第一组存储器单元的第一写入辅助电路，以及被配置为辅助写入至存储器核芯的多个存储器单元的第二组其他存储器单元的第二写入辅助电路。

为了完成前述和相关方面，一个或多个一个方面包括下文中全面描述以及在权利要求书中特别地指出的特征。以下说明书和附图详细阐述了一个或多个一个方面的某些示意性特征。然而这些特征是其中可以采用各个一个方面的原理的少数各种方式的指示，并且该说明书意在包括所有这些一个方面和它们的等价形式。

附图说明

图1是示出了处理系统的示例的概念性框图；

图2是sram的示例性实施例的功能框图；

图3是用于sram的存储器单元的示例性实施例的示意图；

图4示出了示例性存储器；

图5示出了另一示例性存储器；

图6示出了另一示例性存储器；以及

图7示出了另一示例性存储器的各个一个方面。

具体实施方式

以下结合附图阐述的详细说明书意在作为各个配置的描述且并非意在仅展示其中可以实施在此所述概念的配置。详细说明书为了提供各个概念的全面理解的目的而包括具体细节。然而，对于本领域技术人员明显的是可以不采用这些具体细节而实施概念。然而在一些情形中，以框图形式示出了广泛已知的结构和部件以便于避免模糊这些概念。单纯为了方便和清楚可以使用首字母缩写和其他描述性术语且并非意在限制在此所公开的任何概念。

遍及本公开所展示的各个存储器可以实施在独立的存储器中。该一个方面也可以包括在集成电路(ic)或系统中，或者集成电路的一部分或系统的一部分(例如驻留在集成电路或集成电路的一部分中的模块、部件、电路等)，或者其中集成电路或系统与其他集成电路或系统组合的中间产品(例如视频卡、母板等)，或者终端产品(例如移动电话、个人数字助理(pda)、台式计算机、膝上型计算机、掌上计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、用于笔记本的无线通信附件等等)。

词语“示例性”在此用于意味着用作示例、实例或说明。在此描述为“示例性”的任何实施例不应解释为在其他实施例之上优选或有利的。同样，术语设备的“实施例”并未要求本发明的所有实施例包括所述的部件、结构、特征、功能、进程、优点、益处、或操作模式。

术语“连接”、“耦合”或其任意变形意味着在两个或更多元件之间的直接或间接的任何连接或耦合，并且可以包括在“连接”或“耦合”在一起的两个元件之间存在一个或多个中间元件。元件之间的耦合或连接可以是物理的、逻辑的、或者其组合。如在此所使用的，两个元件可以通过使用一个或多个引线、电缆和/或印刷电连接、以及通过使用电磁能量诸如具有在射频区域、微波区域和光学(可见和不可见)区域中的波长的电磁能量而视作“连接”或“耦合”在一起，作为数个非限定性和非穷举性的示例。

在此使用标记“第一”、“第二”等对元件的任何引用并未限制元件的数量或顺序。相反，标记在此用作在两个或更多元件或者元件实例之间区分的方便方法。因此，对于第一和第二元件的引用并非意味着仅可以采用两个元件，或者并非意味着第一元件必须在第二元件之前。如在此所使用的，对于复数的引用包括单数，并且对于单数的引用包括复数。

现在将在静态随机存取存储器(sram)的上下文中展示存储器的各个一个方面。sram是当存储器保持供电时维持数据的易失性存储器。然而，如本领域技术人员易于知晓的，该一个方面可以扩展至其他存储器和/或电路配置。其他存储器的示例可以包括随机存取存储器(ram)、动态ram(dram)、同步动态ram(sdram)、双数据速率ram(ddram)、只读存储器(rom)、可编程rom(prom)、可擦除prom(eprom)、电可擦除prom(eeprom)、处理器上的通用寄存器、闪存、或任何其他合适的存储器。因此，尽管可以在此所述的各个示例中使用sram，对于sram的引用意在说明除了sram之外其他存储器类型的示例性一个方面。例如，关于sram所述的一个方面可以适用于ram、dram、sdram、ddram、rom、prom、eprom或eeprom，仅列举几个，以该一个方面可以扩展至广泛应用范围为条件。

图1是示出了处理系统100的示例的概念性框图。处理系统100包括处理器102和存储器104。处理器102可以是微处理器、微控制器、数字信号处理器(dsp)、实施了处理器的可编程逻辑、或者其他处理电路。存储器104可以是多列存储器，诸如同步动态随机存取存储器(sdram)，或能够检索并存储信息的任何其他多列部件。

图1中所示的处理器连接至存储器104。处理器102和存储器104之间的连接可以包括地址总线106、写入数据总线108、读取数据总线110以及控制总线112。写入数据总线108可以用于将来自处理器102的数据写入至存储器104。控制总线112可以包括用于控制将数据从处理器102写入至存储器104的信号。读取数据总线110可以用于从存储器104读取数据至存储器102。控制总线112可以包括用于控制从存储器104读取数据至存储器102的信号。例如，控制总线112可以包括诸如读取信号和写入信号之类的信号。读取信号可以是单个信号线，例如单个位，其指示了何时由处理器102读取存储器。写入信号可以是指示了何时由处理器102写入存储器的单个信号线。在一些示例中，控制总线112也可以包括字节使能信号。字节使能信号可以是指示了数据大小例如8、16、32、64字节的一组信号线。然而，在一些示例中，数据的大小可以是固定的，例如6、16、32、64字节的一个。因此，字节使能信号可以在控制总线112上是任选的。

可以是控制总线112一部分的其他任选的信号可以包括但不限于，传输确认(ack)、总线请求、总线允许、中断请求、一个或多个时钟信号、以及复位信号。传输确认信号可以包括由装置例如处理器102确认为已经读取的数据。总线请求可以指示装置例如处理器102或存储器104在请求总线，例如处理器102或存储器104请求使用地址总线106以及写入数据总线108或读取数据总线110的一个。总线允许可以指示处理器102已经批准存取总线。中断请求可以指示处理器102较低优先级的装置在请求总线。控制总线112上任何时钟信号可以用于同步控制总线112上的装置诸如处理器102、存储器104或者两者。可以使用复位信号以复位处理器102、存储器104或两者。以上描述为任选的信号可以不用于在此所述的示例性系统中，但是可以用于所述系统和方法的特别实施方式中。

控制总线112可以包括读取信号和写入信号。读取信号和写入信号可以用于分别在存储器104内产生读取使能和写入使能，如将参照图3更详细所述。

地址总线106可以用于指示处理器在读取或写入存储器104内哪个地址。例如，如果处理器102希望读取存储器104中的存储器位置，处理器102可以在地址总线106上输出存储器位置的地址。额外地，处理器102可以驱动可以是控制总线112一部分的读取信号为有效。存储器104可以随后在读取数据总线110上输出由地址总线106所指示存储器位置中的数据。类似地，如果处理器102希望写入存储器104中的存储器位置，处理器可以在地址总线106上输出待写入存储器位置的地址。额外地，处理器102可以驱动可以是控制总线112一部分的写入信号为有效。处理器102可以采用待写入存储器104的数据而驱动数据总线108。

写入数据总线108和读取数据总线110在图1中示出为分立总线。在其他示例中，可以使用单个双向数据总线以从处理器102写入数据至存储器104以及从存储器104读取数据至处理器102。使用单个双向数据总线的系统可以用于从处理器102写入数据至存储器104以及从存储器104读取数据至处理器102，可以包括各种控制信号以允许使用单个双向数据总线，诸如读/写信号和数据有效信号。读/写信号可以指示何时读取或写入数据。数据有效信号可以指示双向数据总线上的数据是否是有效数据。

图2是存储器104的示例性实施例的功能框图。存储器104可以是静态随机存取存储器(sram)。存储器104可以包括具有用于解码地址并执行读取和写入操作的支持电路的存储器阵列218。存储器阵列218可以包括用于存储数据的存储器单元214。例如，存储器单元214可以是存储了一位数据的位单元。因此，诸如存储器104中的存储器单元214之类的存储器单元可以提供用于存储第一位的机构。类似地，另一存储器单元可以提供用于存储第二位的机构。

存储器单元214可以设置在列250中并可以设置用于共用在水平行和垂直列中的连接。具体地，存储器单元214的每个水平行可以共用字线wl，并且存储器单元214的每个垂直列可以共用成对的位线(例如bl-1a和bl-1b)。存储器阵列218的大小(例如单元的数目)可以取决于各种因素而变化，包括特殊应用、速度要求、管芯布局约束和测试需求、以及对系统提出的总体设计约束。存储器阵列218可以包含数千或数百万个存储器单元。

在图2中所示的存储器104的示例性实施例中，存储器阵列218可以包括设置在2ⁿ个水平行和2^m(x)个垂直列中的(2ⁿ·2^m(x))个存储器单元214，其中2^m是每行的字数以及x是每个字的位数。外围装置(未示出)可以使用通过控制器202分别提供至行解码器204和列解码器206的(n+m)位宽地址而随机地存取存储器阵列218中任何字(也即x个单元)。如稍后更详细所述，控制器202可以负责存储器读取和写入操作。例如，控制器可以为存储器周期中读取和写入操作提供定时。来自控制器202的输出可以包括提供至行解码器204的输入端的n位地址，以及提供至列解码器206的输入的m位地址。列解码器206提供2^m个输出(wm(1)–wm(2^m))，其中2^m个输出的不同输出针对地址输入的不同组合生效。

提供输出至x个多路复用器208。对于写入存储器存取而言，每个多路复用器是2^m:1多路复用器，其基于来自列解码器206的输出而在2^m个位线配对之间切换来自写入驱动器210的x个输入中的输入。借由示例的方式，每行存储了四个(4)128位字的存储器阵列需要128个4:1多路复用器。每个多路复用器输入被耦合至例如来自写入驱动器210的128个输出中的输出。基于已解码的m位地址，每个多路复用器输入可以从写入驱动器210耦合至4个位线对中的位线对。4个位线对可以耦合至四个存储器单元，每个存储器单元存储了对于行中不同字的对应位。例如，4个存储器单元中的第一个存储器单元可以存储第一字的最低有效位(lsb)，4个存储器单元中的第二个存储器单元可以存储第二字的lsb，4个存储器单元中的第三个存储器单元可以存储第三字的lsb，以及4个存储器单元中的第四个存储器单元可以存储第四字的lsb。

因此，当使得来自控制器202的writeenable(写入使能)信号生效时，写入驱动器210将从外围装置(未示出)接收的写入(write)信号输出至x个位线对bl-a和bl-b，x个多路复用器中的每个多路复用器驱动一对位线(例如bl-1a和bl-1b)。行解码器204将n位地址转换为2ⁿ个字线输出。由行解码器204对于每个不同n位行地址使得不同的字线wl生效。结果，具有已生效字线wl的水平行中的2^m(x)个存储器单元214中的每个存储器单元通过每个存储器单元214的存取晶体管而连接至2^m(x)个位线中的一对(例如bl-1a和bl-1b)，如以下参照图3更详细所述。通过x个多路复用器208将写入数据驱动至所选对的位线(例如bl-1a和bl-1b)并写入至具有已生效字线wl的存储器单元。

对于读取存储器存取，行解码器204将n位地址转换为2ⁿ个读取字线中的读取字线。由行解码器204对于每个不同的n位行地址选择不同的读取字线wl。结果，水平行中具有所选择读取字线wl的2^m(x)个存储器单元的每个存储器单元通过存储器单元的存取晶体管连接至2^m(x)个读取位线bl中的读取位线，如以下参照图3更详细所述。2^m(x)个读取位线bl用于将由2^m(x)个存储器单元所存储的位发送至x个多路复用器208，其中每个多路复用器208从在读取位线bl上发送至多路复用器208的输出的2^m个位中选择一个位。将来自x个多路复用器208的所选择位提供至读出放大器212用于输出读取数据信号110。因此，诸如存储器104中的读出放大器212之类的读出放大器可以提供用于当第一读取使能有效时产生根据第一位的第一数据位输出的机构。另一读出放大器可以提供用于当第一读取使能有效时产生根据第一位的第二数据位输出的机构。在使得由控制器202产生的读取使能(readenable)信号生效之后，所选择位准备用于读出放大器212。来自控制器202的readenable可以用于产生读取时钟(readclock)。额外地，控制器202可以分别为行和列解码器产生n和m个信号。从多路复用器208至读出放大器212中的数据(datain)可以在例如基于n和m个信号选择了位线bl和字线wl之后、以及在产生了readclock之后可应用。一般地，在从选择了位线bl和字线wl以及readclock的时刻、和从多路复用器208至读出放大器212的数据(datain)可应用的时刻之间存在延迟，因为存取存储器并传播通过多路复用器208可以花费时间。

如前所述，控制器202通过在存储器周期中为读取和写入操作提供定时而负责存储器操作。存储器周期可以由输入至控制器202的系统时钟(systemclock)限定。由用于分别将来自外围装置的读取和写入地址(readandwriteaddress)输入多路复用至地址解码器(也即行解码器204和列解码器206)的内部读取和写入时钟(readandwriteclocks)而得到读取和写入操作的定时。读取时钟(readclock)由读取使能(readenable)置位并由读取时钟复位(readclockreset)复位。类似地，一旦读取操作完成由写入使能(writeenable)置位并由写入时钟复位信号(writeclockreset)复位。读取使能和写入使能可以从外围装置输入至控制器202，并由外围装置控制。可以由存储器阵列218中追踪电路产生读取时钟和写入时钟复位并输入至控制器202。读取使能可以用于产生读取时钟。写入使能可以用于产生写入时钟。可以由定时发生器220产生读取时钟。定时发生器220可以被配置为控制读取时钟的定时，以便当数据进入(datain)信号有效时读出放大器212有效。类似地，定时控制器220可以被配置为控制写入时钟的定时，以便当dwritedata信号有效时写入驱动器210有效。

如在此所使用，关于时钟或其他信号的术语“置位”和“复位”可以描述该时钟或其他信号的两个不同逻辑状态而与极性无关。借由示例的方式，当置位时时钟或其他信号可以描述为具有高逻辑状态(例如逻辑电平“1”)且当复位时描述为低逻辑状态(例如逻辑“0”)。备选地，当置位时时钟或其他信号可以描述为具有低逻辑状态且当复位时具有高逻辑状态，如采用反相时钟或信号的情形。因此，如在此使用的术语“置位”和“复位”可以不具有限定的极性，而是相反地应该广义地解释为意味着相互不同的逻辑状态。

在所述的示例性实施例中，追踪电路可以包括存储器阵列中虚设单元的列，诸如示例性的虚设单元216。诸如虚设单元216之类的虚设单元可以用于确定来自诸如存储器单元214之类的存储器单元的数据何时有效。每个虚设单元216可以被配置为模仿存储器单元214的行的操作。对于存储器单元214的虚设单元216行，每个虚设单元216连接至相同wl。(因此，对于每行可以存在虚设单元以便可以基于行的虚设单元例如虚设单元216而监测每行。)定时发生器220可以用于监测来自连接至已生效wl的对应虚设单元216的虚设位线(bl)。具体地，定时发生器220可以监测虚设bl并比较虚设bl上的电压与阈值，以在读取和/或写入操作期间追踪所选择存储器单元214的存取时间。

借由示例的方式，在读取操作期间，定时发生器220监测虚设bl并当存储在虚设单元216中的已知位出现在虚设bl上时可以复位readclock。(例如，定时发生器220可以监测虚设bl以确定虚设bl何时从一个逻辑状态(例如逻辑1状态)变为另一个逻辑状态(例如逻辑0状态)。逻辑状态的改变可以指示对应的存储器单元位线上的数据是有效的。)类似地，在写入操作期间，定时发生器220监测虚设bl并当由写入驱动器210写入至虚设单元的已知位出现在虚设bl上时复位writeclock。(例如，定时发生器220可以监测虚设bl以确定虚设bl何时从一个逻辑状态变为另一个逻辑状态。逻辑状态的变化可以指示对应的存储器单元位线上的数据是有效的。)在至少一个示例性实施例中，定时发生器220也可以用于产生写入准备好(writeready)信号。writeready信号可以由控制器使用于满足在读取操作之后写入操作的某些内部定时约束。每个存储器单元214可以被配置用于存储一位数据(例如逻辑电平“1”或逻辑电平“0”)。

图3是图2的存储器104的图2的存储器单元214的示例性实施例的示意图。图3中所示的存储器单元214是六晶体管(6t)配置。然而，如本领域技术人员易于知晓，存储器单元214可以采用四晶体管(4t)配置、八晶体管(8t)配置、十晶体管(10t)配置、或者可以用于实施存储器单元的任何其他合适的晶体管配置而实施。

存储器单元214示出具有两个反相器302、304。第一反相器302包括p沟道金属氧化物半导体场效应(pmos)上拉晶体管306和n沟道金属氧化物半导体场效应(nmos)晶体管308。第二反相器304包括pmos上拉晶体管310和nmos晶体管312。在所述的实施例中，反相器302和304由vdd供电并具有返回vss(例如接地)。第一反相器302和第二反相器304互连以形成交叉耦合锁存器。第一nmos存取晶体管314将输出节点316从第二反相器304耦合至位线bl-a322，并且第二nmos存取晶体管318将输出节点322从第一反相器302耦合至位线bl-b324(其值与位线322相反或反相)。nmos存取晶体管314、318的栅极耦合至字线wl326。

可以通过将位线bl-a322和bl-b324设置为待写入存储器单元214的值并使得字线wl326生效而执行写入操作。可以在将待写入值(例如写入数据)提供至位线bl-a322和bl-b324之前使得字线wl326生效。借由示例的方式，可以通过将位线bl-a322置位为逻辑电平0且将位线bl-b324置位为逻辑电平“1”而将低值例如逻辑电平“1”写入存储器单元214。通过nmos存取晶体管314将位线bl-a322处的逻辑电平0施加至反相器304，这接着将第二反相器304的输出节点320迫使至vdd。将第二反相器304的输出节点320施加至第一反相器302的输入，这接着将第一反相器302的输出节点316迫使至vss。可以通过将位线bl-a322和bl-b324的值反相而写入逻辑电平0至存储器单元214。写入驱动器210可以被设计为比存储器单元214中pmos上拉晶体管(306和310)更强，以便写入驱动器210，从而可以撤销交叉耦合反相器302、304的之前状态。

一旦写入操作完成，则使得字线wl326失效，由此使得nmos存取晶体管314和318将位线bl-a322和bl-b324从两个反相器302、304断开。两个反相器302、304之间的交叉耦合维持了反相器输出的状态，只要向存储器单元214供电。

存储器单元214根据存储在节点316和322处的数据值而存储数据。如果存储器单元214存储逻辑高(也即“1”)，则节点316处于逻辑高，并且节点322处于逻辑低(也即“0”)。如果存储器单元214存储逻辑低，则节点316处于逻辑低，并且节点322处于逻辑高。在读取操作期间，可以由预充电电路对差分位线bl-1a和bl-1b预充电。随后使得字线wl326生效，由此导通了nmos存取晶体管314、318。可以由行解码器204控制在预充电和生效字线wl326之间的定时。

如果存储器单元214存储逻辑高，则位线bl-1a经由nmos存取晶体管314保持充电，并且互补位线bl-1b经由nmos存取晶体管318放电。如果存储单元214存储逻辑低，则位线bl-1a经由nmos存取晶体管314放电，并且互补位线bl-1b保持经由nmos存取晶体管318充电。

写入位单元的一个因素涉及上拉器件相对于传输门器件的相对尺寸。上拉器件相对于传输门器件的尺寸可以影响写入操作。例如，当写入诸如存储器单元214之类的位单元时，上拉器件例如pmos上拉晶体管306、310相对于传输门器件例如nmos存取晶体管314、318的相对大小可以影响写入操作。在某些器件技术中，传输门器件可以强于上拉器件。换言之，在某些器件技术中，传输门器件例如nmos存取晶体管314、318可以能够比上拉器件例如pmos上拉晶体管306、310提供更多电流。

随着某些器件技术的出现，传输门器件、nmos存取晶体管314、318、与上拉器件(例如pmos上拉晶体管306、310)之间的动态特性已经改变。例如，在14nm及以下finfet技术中低电压操作、读取稳定性、量子化尺寸(基于鳍片)和更密集的核芯单元可以改变传输门器件、nmos存取晶体管314、318和上拉器件例如pmos上拉晶体管306、310之间的动态特性。换言之，尽管之前的技术可以具有能够比上拉器件提供更多电流的传输门器件、nmos存取晶体管314、318，但是在finfet技术中，上拉器件和传输门器件的尺寸可以相等。因此，传输门器件可以能够提供与finfet技术中上拉器件(例如pmos上拉晶体管306、310)近似相同的电流。通过使得传输门器件提供与上拉器件(例如pmos上拉晶体管306、310)近似相同的电流，可以影响写入操作的性能。因此，成功的写入操作可以是finfet技术中关心点。

写入辅助技术包括负位线电平(nbl)和用于辅助写入诸如sram存储器之类的存储器的其他技术。nbl可以用于辅助写入操作至诸如存储器单元214之类的sram位单元中。nbl是用于sram阵列的写入辅助技术。采用nbl，可以通过施加负电压至存储器单元214中位线(例如bl-a、bl-b之一)，而同时另一个位线(例如bl-b、bl-a)连接至升高电压而改进存储器单元214的写入特征。由于从存储器单元214两侧升压方案可以改进写入操作。nbl可以应用于各种类型sram单元，诸如6t-sram单元、8t-sram单元、9t-sram单元和10t-sram单元。(图3示出了6t-sram单元的存储器单元214。然而，在此所述的系统和方法可以应用于其他类型sram存储器单元。)npl可以与不具有nbl的其他sram单元相比提供更快的写入时间和/或改进的写入冗余。

图4示出了示例性存储器400，包括边缘单元402，sram存储器单元的阵列404，边缘单元406，写入多路复用器408，写入和升压逻辑410，以及升压电容器412。sram存储器单元的阵列404可以与图3的存储器单元214相同或类似。在其他示例中，sram存储器单元的阵列404可以是6t-sram单元、8t-sram单元、9t-sram单元或10t-sram单元。边缘单元402、406可以是用于终止sram存储器单元阵列404的单元。例如，边缘单元402、406可以是位于sram存储器单元404阵列的任一端处的单元。写入多路复用器408可以与多路复用器208相同或类似。写入和升压逻辑410可以在写入驱动器内，诸如图2中所示的写入驱动器210。升压电容器412可以提供执行写入操作所需的电流。

sram单元例如sram存储器单元阵列404内的存储器单元214可以使用nbl。对于nbl，可以产生升压至输入/输出(i/o)，例如在位线bl-a、bl-b处。可以在一端处产生升压。例如，图4中所示的写入和升压逻辑410在存储器400的一端处。

在14nm至10nm制造工艺中，可以出现沿着位线bl-a、bl-b的1.8x至4x电阻增大。随着器件尺寸减小，预期沿着位线电阻增大的类似趋势。与更靠近写入和升压逻辑410的存储器单元215相比，位于端部414处的存储器单元214的远端集合可以具有沿着位线的、从写入和升压逻辑410至存储器单元214的更高电阻。因此，存储器单元214的、位于端部414处的远端集合可以提高对于nbl所需的升压。存储器单元214的、位于端部414处远端集合的io的升压产生可以必须增大，因为沿着位线至位于端部414处存储器单元214的远端集合的电阻负载可以具有最高电阻。高升压产生可以导致需要升压电容器412具有更高电容。具有更高电容的升压电容器412可以尺寸更大。因此，器件中升压电容器412可以由于对于升压电容器412的增大面积而导致面积代价。额外地，在每个写入周期中高升压产生和重复升压产生可以降低mosfet器件可靠性。存储器400架构可以不足以满足在14nm至10nm工艺以及更小器件特征工艺中较低工作电压下的负升压需求。换言之，存储器400架构可以不足以将位线放电至额定低电源电轨值(例如接地)以下的电压电平(例如负)。

图5示出了示例性存储器500，包括边缘单元502、sram存储器单元的阵列504、边缘单元506、写入多路复用器508、升压电容器512、写入和升压逻辑510、写入多路复用器520、边缘单元514、sram存储器单元的阵列516、以及边缘单元518。sram存储器单元的阵列504、516可以包括与图3的存储器单元214相同或类似的存储器单元。在其他示例中，sram存储器单元阵列404可以是6t-sram单元、8t-sram单元、9t-sram单元或10t-sram单元。边缘单元502、506、514、518可以是用于终止sram存储器单元504、516的阵列的单元。例如，边缘单元502、506可以端接sram存储器单元504的阵列。边缘单元514、518可以是用于端接sram存储器单元516的阵列的单元。写入多路复用器508可以与多路复用器208相同或类似。写入和升压逻辑510可以在写入驱动器内，诸如图2中所示的写入驱动器210。升压电容器512可以提供执行写入操作所需的电流。图5的示例性存储器500可以沿着位线去往sram存储器单元的阵列504、516中的最远存储器单元具有较低的电阻负载，因为当与图4的sram存储器单元阵列404的位线相比时sram存储器单元的每个阵列504、516可以具有较短的位线。然而，图5的存储器500可以对于相同数目的存储器单元使用更大的管芯面积。例如，假设存储器单元400中存储器单元的总数目与存储器500中存储器单元的数目相同，存储器500的管芯面积将一般大于存储器400的管芯面积。存储器500的面积可以大于存储器400的面积，因为存储器500包括两倍数目的边缘单元502、506、514、518，例如替代于两个边缘单元而为四个，以及额外的写入多路复用器520(除了写入多路复用器508之外)。

图6示出了包括在写入和升压逻辑610、616内的升压逻辑的示例性存储器600。在示例性存储器600中，在位线的两个端部，例如位线的极外端(由此驱动位线的位线端部)处实施升压逻辑。在位线的两个端部处实施升压逻辑可以缩短在sram存储器单元阵列604中单个存储器单元、与写入和升压逻辑610、616内升压逻辑之间的信号路径。

示例性存储器600也包括边缘单元602、边缘单元606、写入多路复用器608、升压电容器612、升压电容器614和写入多路复用器618。sram存储器单元的阵列604可以包括与图3的存储器单元214相同或类似的存储器单元。在其他示例中，sram存储器单元的阵列604可以是8t-sram单元、9t-sram单元或10t-sram单元。边缘单元602、606可以是用于端接sram存储器单元阵列的单元，例如在sram存储器单元阵列604的列的端部处。例如，边缘单元602、606可以是在sram存储器单元阵列604任一端处的单元。写入多路复用器608、618可以与多路复用器208相同或类似。写入和升压逻辑610可以与多路复用器208相同或类似。写入和升压逻辑610可以在写入驱动器内，诸如图2中所示的写入驱动器210。升压电容器612、614可以提供执行写入操作所需的电流。

sram存储器单元的阵列604，例如存储器单元214可以使用nbl。对于nbl，可以产生至i/o电路例如sram存储器单元阵列604的位线bl-a、bl-b的升压。可以在存储器600的任一端处产生升压。通过在存储器600的任一端处产生升压，电阻损耗可以减小。可以减小电阻损耗，因为可以减小在位线上的升压的产生与所存取的sram存储器单元阵列604的特定存储器单元之间的行程。进一步，不同于图5的具有边缘单元的四个集合502、506、514、518的示例性存储器500，图6的示例性存储器600可以仅具有边缘单元的两个集合602、606。因此，尽管与示例性存储器400相比示例性存储器600可以更大，例如具有更大管芯面积，但是示例性存储器600可以比示例性存储器500更小例如管芯面积更小，而同时与存储器400相比具有在sram存储器单元阵列604中存储器单元与最近写入和升压逻辑610、616之间更短距离。在sram存储器单元阵列604与最近的写入和升压逻辑610、616之间具有更短距离减小了沿着更短路径的位线的电阻。减小位线沿着更短路径的电阻降低了所需的升压。

如上所述，在示例性存储器600中，(写入和升压逻辑610、616内的)升压逻辑可以被实施在位线的两个端部处。对于sram存储器单元阵列604的一个部分620(例如上半部)而言，当执行对部分620写入时，写入和升压逻辑610可以有效。对于sram存储器单元阵列604的另一部分622(例如下半部)而言，当对部分622执行写入操作时，写入和升压逻辑610可以有效。对于sram存储器单元阵列604的部分622激活写入和升压逻辑610并对于sram存储器单元阵列604的部分620激活写入和升压逻辑616可以以近似一半而减小位线的电阻。减小位线的电阻也可以当与具有较长位线路径的存储器相比时等比缩减升压产生需求，并且因此当与具有较长位线路径的存储器的升压电容器大小相比时，减小升压电容器大小。因此，升压电容器612、614可以电容较小，并且可以在一些示例中占据较少管芯面积。

示例性存储器600可以具有因写入和升压逻辑610、616的重复所致的近似1.7％的面积代价。1.7％面积代价在许多情形中可以是可接受的。因此，与示例性存储器500的位线电阻相比，存储器600可以将位线电阻(在写入和升压逻辑610、616与由特定写入和升压逻辑610、616写入的存储器单元之间)减小近似一半，但是并未影响图5的示例性存储器500的管芯面积，这例如是因为与图5的示例性实施例(边缘单元502、506、514、518)相比使用较少边缘单元602、606。

额外地，示例性存储器600的架构由于“负升压”而可以减小损耗。负升压是用于提高sram器件的写入性能的方案。“负升压”将位线放电至低于额定低电源电轨值(例如接地)的电压电平。将位线放电至低于额定低电源电轨值的电压电平使得耦合至放电位线的sram单元的传输门具有增大的栅极至源极电压和增大的漏极至源极电压。由于负升压所致的减小损耗可以改进sram存储器的效率并产生更高的产量。额外地，升压产生的减小可以降低由具有更高升压产生和重复升压产生引起器件可靠性的风险。由于电阻减小所致的、在用于示例性存储器600中的位线上的负电压电平可以比由于更高的电阻所致的用于示例性存储器400中的位线上的负电压电平更小，因此也可以减小动态功耗。

示例性存储器600包括具有多个存储器单元的存储器核芯(例如sram存储器单元阵列604)。存储器核芯的存储器单元(例如存储器单元214)可以是6t-sram单元、8t-sram单元、9t-sram单元、10t-sram单元、或其他类型sram存储器单元。第一写入辅助电路626(例如升压电容器614，写入和升压逻辑616，以及写入多路复用器618)可以被配置为在写入至第一组存储器单元(例如部分620)操作期间辅助写入。例如，当寻址在sram存储器单元阵列的部分620中的存储器单元(214)时，第一写入辅助电路626(例如升压电容器614、写入和升压逻辑616、以及写入多路复用器618)可以在写入至第二组存储器单元(例如部分620)操作期间辅助写入。相反地，当对sram存储器单元阵列的部分622中的存储器单元(214)寻址时，第二写入辅助电路628(例如升压电容器612，写入和升压逻辑610，以及写入多路复用器608)可以在写入至第二组存储器单元(例如部分622)操作期间辅助写入数据。

第二写入辅助电路628(例如升压电容器612、写入和升压逻辑610、以及写入多路复用器608)可以被配置为在写入至第二组存储器单元(例如部分622)操作期间辅助写入。第一写入辅助电路626(例如升压电容器614、写入和升压逻辑616、以及写入多路复用器618)和第二写入辅助电路628可以位于存储器核芯(例如sram存储器单元阵列604)的相对侧边上。第一边缘电路或边缘单元(例如边缘单元602)可以在第一写入辅助电路626和存储器核芯(例如sram存储器单元阵列604)之间，并且第二边缘电路或边缘单元(例如边缘单元606)可以在第二写入辅助电路628和存储器核芯(例如sram存储器单元阵列604)之间，如图6中所示。在一个示例中，边缘单元可以在形成了sram存储器阵列604的单元列的每个端部处。

图7示出了包括在写入和升压逻辑610、616内的升压逻辑的示例性存储器700的各个方面。在示例性存储器700中，升压逻辑可以被实施在位线(bl，blb)的两端处。在位线(bl，blb)的两端处实施升压逻辑可以缩短sram存储器单元阵列604中单个存储器单元214与写入和升压逻辑610、616内升压逻辑之间的信号路径。

sram存储器单元阵列604的每个单元可以与图3的存储器单元214相同或类似。在其他示例中，sram存储器单元阵列604可以是8t-sram单元、9t-sram单元或10t-sram单元。写入和升压逻辑610可以在写入驱动器内，诸如图2中所示的写入驱动器210。

sram存储器单元阵列604，例如存储器单元214可以使用nbl。对于nbl而言，可以产生升压至i/o电路，例如sram存储器单元阵列604的位线bl、blb。可以在存储器700的任一端处产生升压。通过在存储器700的任一端处产生升压，可以减小电阻损耗，因为可以减小在位线上产生升压与sram存储器单元214的特定存储器单元之间的行程。

如图7中所示，存储器700可以包括晶体管的第一集合702和晶体管的第二集合704(例如在电源连接之间串联连接的一系列晶体管)。晶体管的第一集合702可以允许写入和升压逻辑616在写入至部分620中的存储器单元214的操作期间驱动位线(bl，blb)。相反地，晶体管的第二集合704可以允许写入和升压逻辑610以在写入至部分622中存储器单元214的操作期间驱动位线(bl，blb)。

因此，如图7中所示，(在写入和升压逻辑610、616内的)升压逻辑可以实施在位线的各自端部处。对于sram存储器单元阵列604的一个部分620(例如上半部)而言，写入和升压逻辑616将对于去往阵列的部分620的数据写入操作而有效。对于sram存储器单元阵列604的另一部分622(例如下半部)而言，写入和升压逻辑610将对于去往阵列的部分622的数据写入操作有效。对于sram存储器单元阵列604的部分622激活写入和升压逻辑610并对于sram存储器单元阵列604的部分620激活写入和升压逻辑616可以将位线电阻减小近似一半。减小一半可以是由于以近似一半减小从写入和升压逻辑存取的最远位单元422的距离。减小位线电阻也可以等比缩减升压产生需求，并因此升压电容器尺寸可以更小，因为可以使用更小的电容值。因此，升压电容器612、614可以在一些示例中更小。

写入和升压逻辑610、616可以提供nbl。例如，晶体管集合706、708、710、712中的每个可以被配置为施加负电压和升压电压至对应的位线。写入和升压逻辑610可以包括晶体管集合710、712。当晶体管集合710施加负电压至附接于晶体管集合710的位线时，晶体管集合712施加升压电压至附接于晶体管集合712的位线。相反地，当晶体管集合712施加负电压至附接于晶体管集合712的位线时，晶体管集合710施加升压电压至附接于晶体管集合710的位线。可以在写入至存储器700的一个部分622操作期间使用写入和升压逻辑610。

类似地，写入和升压逻辑616可以还包括晶体管的集合706、708。当晶体管的集合706施加负电压至附接于晶体管集合706的位线时，晶体管集合708施加升压电压至附接于晶体管集合708的位线。相反地，当晶体管集合708施加负电压至附接于晶体管集合708的位线时，晶体管组706施加升压电压至附接于晶体管集合706的位线。可以在写入至存储器700的一个部分620操作期间使用写入和升压逻辑616。

示例性的存储器600、700包括具有多个存储器单元的存储器核芯(例如在单个连续群组中的sram存储器单元阵列604)。存储器核芯的存储器单元(214)可以是6t-sram单元、8t-sram单元、9t-sram单元、10t-sram单元、或者其他类型sram存储器单元。第一写入辅助电路626(例如升压电容器614，写入和升压逻辑616，以及写入多路复用器618)被配置为在向第一组存储器单元(例如部分620)写入的操作期间辅助写入。第二写入辅助电路628被配置为在向第二组存储器单元(例如部分622)写入的操作期间辅助写入。第一写入辅助电路626和第二写入辅助电路628可以位于存储器核芯(例如sram存储器单元阵列604)的相对侧边上。第一边缘电路或边缘单元(例如边缘单元602)可以在第一写入辅助电路626和存储器核芯(例如sram存储器单元阵列604)之间，并且第二边缘电路或边缘单元(例如边缘单元606)可以在第二写入辅助电路628(例如升压电容器612、写入和升压逻辑610、以及写入多路复用器608)与存储器核芯(例如sram存储器单元阵列604)之间，如图6中所示。

在一个示例中，来自第一组(例如部分620)的存储器单元的一个或多个以及来自第二组(例如部分622)的存储器单元的一个或多个可以设置在列250中。

在一个示例中，位线可以可操作地耦合至列250中每个存储器单元。

在一个示例中，第一写入辅助电路626(例如升压电容器614、写入和升压逻辑616、以及写入多路复用器618)和第二写入辅助电路628(例如升压电容器612、写入和升压逻辑610、以及写入多路复用器608)可操作地耦合至位线。

在一个示例中，第一写入辅助电路626可以被配置为将施加至位线的电压升压，以写入至来自第一组(部分620)中的一个或多个存储器单元中的存储器单元，并且第二写入辅助电路628被配置为将施加至位线的电压升压，以写入至来自第二组(部分622)中的一个或多个存储器单元中的存储器单元。

在一个示例中，第一写入辅助电路626包括第一升压电容器614，其被配置为将施加至位线的电压升压，以写入来自第一组(部分620)的一个或多个存储器单元中的存储器单元，以及第二写入辅助电路628包括第二升压电容器612，其被配置为将施加至位线的电压升压以写入来自第二组(部分622)的一个或多个存储器单元的存储器单元。

示例可以包括行解码器204，其被配置为激活列中存储器单元214中的存储器单元并使能第一写入辅助电路626(例如升压电容器614、写入和升压逻辑616、和写入多路复用器618)和第二写入辅助电路628(例如升压电容器612、写入和升压逻辑610、和写入多路复用器608)中的一个，以在向存储器单元(例如sram存储器单元阵列604中的已激活的一个存储器单元)写入的操作期间辅助写入。

设备(例如处理系统100)可以包括至少一个处理器(102)。设备也可以包括存储器阵列(104，600)。存储器阵列(104，600)包括具有多个存储器单元(214)的存储器核芯(604)。第一写入辅助电路(626)可以被配置为辅助向存储器核芯(604)写入的多个存储器单元的第一组(620)。第二写入辅助电路(628)可以被配置为辅助写入存储器核芯(604)的多个存储器单元(214)的第二组(622)。

在一个示例中，第一写入辅助电路(626)和第二写入辅助电路(628)可以位于存储器核芯(604)的相对侧边上。第一边缘单元(602)可以在第一写入辅助电路(626)和存储器核芯(604)之间，并且第二边缘单元(606)可以在第二写入辅助电路(628)和存储器核芯(604)之间。

来自第一组(620)的存储器单元(214)中的一个或多个存储器单元以及来自第二组(622)的存储器单元(214)中的一个或多个存储器单元被设置在列(250)中。位线(bl-a，bl-b)可操作地耦合至列(250)中的每个存储器单元(214)。

在一个示例中，第一写入辅助电路(626)和第二写入辅助电路(628)可操作地耦合至位线(bl-a，bl-b)。

在一个示例中，第一写入辅助电路(626)可以被配置为将施加至位线(bl-a，bl-b)的电压升压，以写入来自第一组(620)的一个或多个存储器单元(214)中的存储器单元，以及第二写入辅助电路(628)可以被配置将施加至位线(bl-a，bl-b)的电压升压，以写入来自第二组(622)的一个或多个存储器单元(214)的存储器单元。

在一个示例中，第一写入辅助电路(626)可以包括第一升压电容器(614)，其被配置为将施加至位线(bl-a，bl-b)的电压升压，以写入来自第一组(620)的一个或多个存储器单元(214)中的存储器单元，以及第二写入辅助电路(628)可以包括第二升压电容器(612)，其被配置为将施加至位线的电压升压，以写入来自第二组(622)的一个或多个存储器单元(214)的存储器单元。

在一个示例中，行解码器(204)可以被配置为激活列(250)中存储器单元(214)中的一个，并使能第一写入辅助电路(626)和第二写入辅助电路(628)中的一个以辅助写入存储器单元(214)的已激活存储器单元。

提供之前说明以使得任何本领域技术人员实践在此所述的各个一个方面。对于这些一个方面的各种修改将对于本领域技术人员是显而易见的，并且在此限定的一般性原理可以适用于其他一个方面。因此，权利要求并未有意限定于在此所示的一个方面，而是符合与权利要求一致的全部范围，其中涉及单数要素并非意在意味着“一个且仅一个”除非明确地如此表述，而是相反地意味着“一个或多个”。词语“示例性”在此用于意味着“用作示例、实例、或说明”。在此描述为“示例性”的任何一个方面无需解释为在其他一个方面之上优选或有利的。除非另外明确表述，术语“一些”涉及一个或多个。组合诸如“a、b或c的至少一个”、“a、b或c的一个或多个”、“a、b和c的至少一个”、“a、b和c的一个或多个”以及“a、b、c或其任意组合”包括a、b和/或c的任意组合，并且可以包括多个a、多个b或者多个c。具体地，组合诸如“a、b或c的至少一个”、“a、b或c的一个或多个”、“a、b和c的至少一个”、“a、b和c的一个或多个”以及“a、b、c或其任意组合”可以是单独a、单独b、单独c、a和b、a和c、b和c、或者a和b和c，其中任意这种组合可以包含a、b或c的一个或多个组元。对于遍及本公开所述的、对于本领域技术人员已知或之后即将已知的各种一个方面的所有结构和功能等价形式在此通过引用而明确地并入本文并且意在由权利要求所包括。此外，在此所公开的并非意在献给公众而不论在权利要求是否明确地引用该公开。词语“模块”、“机构”、“元件”、“装置”等等并非对于词语“装置”的替代。同样，权利要求不应解释为装置加功能，除非使用短语“用于……的装置”明确地引用该元件。