用于具有双共同数据I/O线的存储器装置的设备及方法与流程

动态随机存取存储器(dram)的操作频率已经随每一世代增大，且在read(读取)命令或write(写入)命令的存储器存取操作期间同时存取的数据也已经随操作频率相应增大。在读取操作期间，为实现“n”倍的数据速率，通常在从dram阵列(例如，预提取)到先进先出(fifo)多路复用器(mux)的“n”个位中存取读取数据，其接着在一个列循环中经历并列转串行转换。由存储器单元阵列提供的位数量称为预提取大小。因此，在此实例中，预提取大小为“n”。

在常规装置中，为实现16倍的数据速率，一个选项是使用16n的预提取大小。然而，此对应于16个数据字的突发长度，其与利用常规64位数据总线的64个字节的典型高速缓冲存取线大小不相容。或者，为在针对8n的预提取大小利用常规电路结构时实现与16n的预提取大小相同的数据速率，必须将列循环的周期减半(例如，使核心速度加倍)，此可向电路复杂度及时序提出挑战。

技术实现要素：

根据一个实施例，一种设备包含：第一主i/o线对，其包括第一主i/o线及第二主i/o线；第二主i/o线对，其包括第三主i/o线及第四主i/o线；第一局域i/o线对，其包括经耦合到所述第一主i/o线的第一局域i/o线及耦合到所述第二主i/o线的第二局域i/o线；第二局域i/o线对，其包括经耦合到所述第三主i/o线的第三局域i/o线及耦合到所述第四主i/o线的第四局域i/o线；及第一位线，其经通信耦合到至少第一存储器单元及第二存储器单元；及第二位线，其经通信耦合到至少一第三存储器单元及第四存储器单元；其中所述第一局域i/o线对经耦合到所述第一位线及所述第二位线中的至少一者，且其中所述第二局域i/o线对经耦合到所述第一位线及所述第二位线中的至少一者。

根据另一实施例，一种设备包含：一或多个存储器单元阵列，其包括多个存储器单元，每一存储器单元阵列包括多个字线及位线，其中所述字线中的每一者及所述位线中的每一者经耦合到所述至少一个存储器单元；至少一个感测放大器，其经耦合到每一位线的所述至少一个存储器单元；第一共同数据i/o线对，其包括经耦合到第一局域i/o线对的第一i/o线对，其中所述第一局域i/o线对经由第一感测放大器耦合到第一位线；第二共同数据i/o线对，其包括经耦合到第二局域i/o线对的第二i/o线对，其中所述第二局域i/o线对耦合到经由所述第一感测放大器的所述第一位线或经由第二感测放大器的第二位线中的至少一者。

根据进一步实施例，一种设备包含：第一位线，其包含至少第一存储器单元及第二存储器单元及第一列地址；及第二位线，其包含至少第三存储器单元及第四存储器单元及第二列地址；第一感测放大器，其经耦合到所述第一位线且与所述第一存储器单元及所述第二存储器单元通信；第二感测放大器，其经耦合到所述第二位线且与所述第三存储器单元及所述第四存储器单元通信；第一共同数据i/o线对，其包括经耦合到第一局域i/o线对的第一i/o线对；第一传送门，其耦合在所述第一感测放大器与所述第一局域i/o线对之间且经配置以将所述第一局域i/o线对选择性地耦合到所述第一感测放大器；第二共同数据i/o线对，其包括经耦合到第二局域i/o线对的第二i/o线对；第二传送门，其耦合在所述第二感测放大器与所述第二局域i/o线对之间且经配置以将所述第二局域i/o线对选择性地耦合到所述第二感测放大器；至少一个第一列解码器，其经配置以至少部分基于所述第一行地址或所述第二行地址激活所述第一传送门。

附图说明

可通过参考说明书的剩余部分及图式实现对特定实施例的性质及优势的进一步理解，其中相同参考数字用来指代类似组件。在一些例子中，子标记与参考数字相关联以指示多个类似组件中的一者。当在不规定现有子标记的情况下参考参考数字时，希望表示所有此类多个类似组件。

图1是根据各种实施例的半导体装置的总体配置的示意性框图。

图2是根据各种实施例的具有双i/o线对的存储器单元阵列的部分的示意图。

图3是根据各种实施例的具有双i/o线对的替代性存储器单元阵列的部分的示意图。

图4是根据各种实施例的双i/o线对读取/写入架构的框图。

图5是根据各种实施例的利用双i/o线对的具有8n预提取的读取操作的示意图。

图6是根据各种实施例的利用双i/o线对的读取操作的时序图。

图7是根据各种实施例的替代性双i/o线对读取/写入架构的框图。

图8是根据各种实施例的利用替代性双i/o线对配置的具有8n预提取的读取操作的示意图。

图9是根据各种实施例的利用替代性双i/o线对配置的读取操作的时序图。

具体实施方式

以下实施方式进一步详细说明若干示范性实施例以使所属领域的技术人员能够实践此类实施例。所描述的实例出于说明性目的提供且并不旨在限制本发明的范围。在以下描述中，出于解释目的，阐述数种特定细节以便提供对所描述实施例的透彻理解。然而，所属领域的技术人员将了解，本发明的其它实施例可在没有一些这些特定细节的情况下予以实践。

本文描述若干实施例，且虽然各种特征属于不同实施例，但应了解，相对于一个实施例描述的特征也可与其它实施例合并。然而，同理，任何所描述实施例的单个特征或多个特征都不应被视为对本发明的每一实施例是必要的，这是由于本发明的其它实施例可省略此类特征。

除非另外指示，否则本文中用于表达数量、尺寸等等的全部数字应被理解为可在所有例子中由术语“大约”修饰。在此申请案中，使用单数包含多个，除非另有具体陈述，且使用术语“及”及“或”意谓“及/或”，除非另有指示。此外，使用术语“包含(including)”以及其它形式(例如“包含(includes)”及“包含(included)”)应视为非排他性的。同样地，术语例如“元件”或“组件”涵盖包括一个单元的组件及组件及包括超过一个单元的元件及组件两者，除非另有具体陈述。

图1是根据各种实施例的半导体装置10的总体配置的示意性框图100。根据本发明的实施例，半导体装置10包含开关控制电路14及切换缓冲器单元16。在一些实施例中，半导体装置10可包含(不限于)集成到(例如)单个半导体芯片中的ddr4sdram。半导体装置10可经安装于外部衬底2(例如，存储器模块衬底、主板或类似物)上。外部衬底2采用外部电阻器rzq，其经连接到半导体装置10的校准端子zq27。外部电阻器rzq为zq校准电路38的参考阻抗。在本实施例中，外部电阻器rzq经耦合到接地电位。

如在图1中展示，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个存储器库，每一存储器库包含多个字线wl、多个位线bl及经布置于多个字线wl与多个位线bl的交叉处的多个存储器单元mc。通过行解码器12执行字线wl的选择，且通过列解码器13执行位线bl的选择。

感测放大器18针对其对应位线bl定位，且经连接到至少一个相应局域i/o线对，至少一个相应局域i/o线对又经由充当开关的传送门tg19耦合到至少两个主i/o线对中的相应一者。在一些实施例中，感测放大器18可经耦合到一组两个局域i/o线对，第一局域i/o线对具有第一局域i/o线liob_t及第二局域i/o线liob_b，且第二局域i/o线对具有第三局域i/o线lioa_t及第四局域i/o线lioa_b。局域i/o线对lioa_t/b及liob_t/b可经连接到两个主i/o线对(第一主i/o线miob_t、第二主i/o线miob_b及第三主i/o线mioa_t及第四主i/o线mioa_b)。

在一些实施例中，局域i/o线的每一对可由(例如)参考图2的相邻位线共享，第一列215对应于bl0_t/b，且第二列220对应于bl1_t/b。因此，储存于任何一个单元中的位可在任何共享的局域i/o对(例如lioa_t/b或liob_t/b)上传输。在这些实施例中，可针对每一共享的感测放大器提供一或多个列解码器(亦称为”y解码器”)。一或多个列解码器可经配置以切换共享的局域i/o线对之间的感测放大器的输出。

在其它实施例中，局域i/o线的每一对可对应于相应相邻位线。例如，参考图3，第一列315可与局域i/o线对lioa_t/b360、365相关联，局域i/o线对lioa_t/b360、365又耦合到主i/o线对mioa_t/b380、385。第二列320bl1_t/b可与局域i/o线对liob_t/b350、355及对应主i/o线对miob_t/b370、375相关联。因此，在其中局域i/o线对与相应相邻位线相关联的实施例中，局域i/o线对可称为展现交错的列，此是由于连续局域i/o线对可以交替方式耦合到相邻位线。进一步实施例可包含位线与局域i/o线对之间的其它关联(包含(不限于)相邻局域i/o线对与相应不相邻位线的关联)。

半导体装置10采用多个外部端子，其包含地址端子21、命令端子22、时钟端子23、数据端子24、电力供应端子25及26及校准端子zq27。

供应来自外侧的地址信号add及存储器库地址信号badd到地址端子21。经供应到地址端子21的地址信号add及存储器库地址信号badd经由地址输入电路31传送到地址解码器32。地址解码器32接收地址信号add且供应经解码行地址信号xadd到行解码器12，且供应经解码列地址信号yadd到列解码器13。地址解码器32还接收存储器库地址信号badd且供应存储器库地址信号badd到行解码器12、列解码器13及开关控制电路14。

供应来自外侧的命令信号com到命令端子22。输入到命令端子21的命令信号com经由命令输入电路33输入到命令解码器34。命令解码器34解码命令信号com以产生各种内部命令，其包含行命令信号来选择字线且包含列命令信号(例如读取命令或写入命令)来选择位线，且包含到zq校准电路38的校准信号zq_com。

因此，当发出具有行地址的行命令且接着发出具有列地址的读取命令时，从由这些行地址及列地址指定的存储器单元阵列11中的存储器单元mc读取读取命令。读取命令dq经由读取/写入放大器15、切换缓冲器单元16及输入/输出电路17从数据端子24输出到外侧。类似地，当发出具有行地址的行命令且接着发出具有列地址的读取命令且写入数据dq经供应到数据端子24时，写入数据dq经由输入/输出电路17、切换缓冲器单元16及读取/写入放大器15供应到存储器单元阵列11且写入由行地址及列地址指定的存储器单元mc中。

通过利用包含每位线至少一对局域i/o线及至少两对主i/o线的架构，半导体装置10能够在1)不增大突发长度及2)不依赖于增大的存储器核心速度的情况下实现更高数据传输速度。可通过在每一列循环同时使用局域i/o及主i/o线的对来实现2n倍输出速率。

在一些实施例中，dram内部数据总线(包含局域i/o线对及相关联的主i/o线对的每一对)彼此独立。因此，第一读取操作可开始于局域i/o线对及主i/o线对的第一组上，且在第一读取操作完成之前，后续读取操作可开始于局域i/o线对及主i/o线对的另一组上。因此，当需要持续输出数据时，通过在第一列命令之后已经经过一半列循环之后发出第二列命令而实现列循环2n倍的数据速率。如此，可在每一半行循环使用8n预提取实现16n数据速率。应理解，在其它实施例中，可利用其它预提取大小。例如，在一个实施例中，每一半行循环可实施16n预提取以有效实现与32n预提取相关联的数据传输速度。在其它实施例中，可酌情使用更小或更大的预提取大小。

在进一步实施例中，将了解，位线不必是连续的。在其中列解码器可在两个相邻局域i/o线对之间选择的实施例中，可从在列循环的后一半中读取任何其它列地址。然而，在实施例列交错的实施例中，如果在列循环的前一半中读取偶数位线，那么可在列循环的后一半中读取奇数位线。类似地，如果在列循环的前一半中读取奇数位线，那么可在列循环的后一半中读取偶数位线。

开关控制电路14为其中响应于存储器库地址信号badd及列命令信号产生包含“fwd_en”、“rev_en”及“bck_en”的开关控制信号的电路。一旦开关控制电路14接收存储器库地址信号badd及表示接收读取命令的列命令信号，开关控制电路便按相应时序产生这些开关控制信号使得提供彼此重叠的开关控制信号。这些开关控制信号经提供到切换缓冲器单元16且用于激活多个数据路径路由中的一个数据路径路由。开关缓冲器单元16包含数据路径。数据路径包含数据总线且进一步包含切换缓冲器电路。数据总线包含耦合到切换缓冲器电路的数据总线段。数据路径经耦合到数据端子及多个存储器库。切换缓冲器电路基于指示待控制的数据流方向的经接收的开关控制信号(例如”fwd_en”、“rev_en”及“bck_en”)将数据从与其中同时传输数据的与第一数据总线段相关联的一个侧驱动到其中接着将传输数据的与第二数据总线段相关联的另一侧，且一旦将数据传输到另一侧便停止驱动数据。稍后描述切换缓冲器单元16的细节。

转到解释包含于半导体装置10中的外部端子，分别供应外部时钟信号ck及/ck到时钟端子23。外部时钟信号ck及/ck彼此可互补且经供应到时钟输入电路35。例如，在一些实施例中，ck及/ck可具有相对于彼此反相的关系。时钟输入电路35接收外部时钟信号ck及/ck以产生内部时钟信号iclk。内部时钟信号iclk经供应到内部时钟产生器36且因此基于经接收的内部时钟信号iclk及来自命令输入电路33的时钟启用信号cke产生经相位控制的内部时钟信号lclk。尽管未限于此，但dll电路可用作内部时钟产生器36。经相位控制的内部时钟信号lclk经供应到输入/输出电路17且用作用于确定读取数据dq的输出时序的时序信号。内部时钟信号iclk也经供应到时序产生器37且因此可产生各种内部时钟信号。

供应电力供应电位vdd及vss到电力供应端子25。这些电力供应电位vdd及vss经供应到内部电压产生电路39。内部电力供应产生电路39基于电力供应电位vdd及vss来产生各种内部电位vpp、vod、vary、vperi及类似物，及参考电位zqvref。内部电位vpp是主要用于行解码器12中，内部电位vod及vary主要是用在经包含于存储器单元阵列11中的感测放大器18中，且内部电位vperi是用于许多其它电路块中。参考电位zqvref是用于zq校准电路38中。

供应电力供应电位vddq及vssq到电力供应端子26。这些电力供应电位vddq及vssq经供应到输入/输出电路17。电力供应电位vddq及vssq是与分别经供应到电力供应端子25的电力供应电位vdd及vss相同的电位。然而，专用电力供应电位vddq及vssq是用于输入/输出电路17，使得由输入/输出电路17产生的电力供应噪声并不传播到其它电路块。

校准端子zq经连接到校准电路38。校准电路38在由校准信号zq_com激活时，参考外部电阻re的阻抗及参考电位zqvref来执行校准操作。由校准操作获得的阻抗代码zqcode经供应到输入/输出电路17，且因此指定经包含于输入/输出电路17中的输出缓冲器(未展示)的阻抗。

图2说明根据各种实施例的利用双i/o线对的存储器单元阵列200、11的一部分。出于概念理解的目的，已经简化存储器单元阵列200以仅描绘两个字线(第一字线205及第二字线210)。字线205、210经耦合到存储器单元mc1到mc4的栅极，存储器单元mc1到mc4的栅极又分别(例如，在源极端子处)经耦合到第一位线215及第二位线220。第一存储器单元mc1可经定位于第一位线215与第一字线205的交叉点处，第二存储器单元mc2可经定位于第二位线220与第一字线205的交叉点处，第三存储器单元mc3可经定位于第三位线225与第二字线210的交叉点处，且第四存储器单元mc4可经定位于第四位线230与第二字线210的交叉点处。第一存储器单元mc1及第三存储器单元mc3经耦合到第一感测放大器225a。第二存储器单元mc2及第四存储器单元mc4经耦合到第二感测放大器225b。每一感测放大器225a、225b(统称为225)经由传送门耦合到两个局域i/o线对。例如，第一传送门202可将第一感测放大器225a耦合到包含liob_t250及liob_b255的第一局域i/o线对，且第三传送门206可将第二感测放大器225b耦合到第一局域i/o线对。第二局域i/o线对可包含lioa_t260及lioa_b265，lioa_t260及lioa_b265可经由第二传送门204耦合到第一感测放大器225a，且经由第四传送门208耦合到第二感测放大器225b。因此，第一局域i/o线对可经耦合到包含miob_t270及miob_b275的第一主i/o线对。类似地，第二局域i/o线对可经耦合到包含mioa_t280及mioa_b285的第二主i/o线对。

在操作中，当激活第一字线205且从经耦合到对应存储器单元mc1、mc3的第一位线215读取数据时，列解码器ydec0.b230及ydec0.a235可闭合及断开将感测放大器225a耦合到局域i/o线对的对应开关。可经由对应于由列解码器ydec0.b230及ydec0.a235选择的局域i/o线对的主i/o线对输出数据。随后，可从相邻位线(例如对应于存储器单元mc2及mc4的第二位线220)读取数据。当从第二位线220读取数据时，列解码器ydec1.b240及ydec1.a245可闭合及断开将感测放大器225b耦合到局域i/o线对的相应开关，使得输出数据到未由ydec0.b230及ydec0.a235选择的局域i/o线对。

例如，在一个实施例中，可在第一局域i/o对liob_t250及liob_b255上输出来自第一位线215的数据。因此，ydec0.b230可使相关联的传送门变为导电的，从而使感测放大器225a将来自位线215的数据输出到第一局域i/o对liob_t250及liob_b255。ydec0.a235可使其相关联的传送门变为不导电的，因此防止感测放大器225a输出数据到第二局域i/o对lioa_t260及lioa_b265。接着，可从第二位线220读取数据。因此，ydec1.b240可使其相关联的传送门变为不导电的，且ydec1.a245可使其相关联的传送门变为导电的。如此，感测放大器225b可输出来自第二位线220的数据以输出到第二局域i/o线对lioa_t260及lioa_b265，同时被防止在第一局域i/o线对上输出数据。

在一些实施例中，第一局域i/o线对及第一主i/o线对可共同地形成给定存储器单元阵列200的第一共同数据i/o线对。类似地，第二局域i/o线对及第二主i/o线对可共同地形成相应存储器单元阵列200的第二共同数据i/o线对。

参考图4，在一些实施例中，图2的存储器单元阵列200可对应于个别dram阵列405a到405h。第一主i/o线对可对应于虚线。在一些实施例中，虚线可进一步包含连接到第一主i/o线对miob的相应数据线的个别dram阵列405a到405h的第一局域i/o线对liob。第二主i/o线对可对应于实线。在一些实施例中，实线还可进一步包含与第二主i/o线对mioa的相应数据线连接的个别dram阵列405a到405h的第二局域i/o线对lioa。

将感测放大器225中的每一者耦合到相应局域i/o线对的传送门202、204、206、208可受控于相应y解码器。例如，y解码器ydec0.b230及ydec0.a235可与感测放大器225a的传送门相关联。y解码器ydec1.b240及ydec1.a245可与感测放大器225b的传送门相关联。感测放大器225a可包含耦合到ydec0.b230，且进一步将感测放大器225a耦合到第一局域i/o线对liob_t250及liob_b255的第一传送门。第二传送门可经耦合到ydec0.a235，且进一步将感测放大器225a耦合到第二局域i/o线对lioa_t260及lioa_b265。当ydec0.b230在作用中(例如，输出高电平)时，第一传送门可变为导电的。当ydec0.b230不在作用中(例如，输出低电平)时，第一传送门可变为不导电的。类似地，当ydec0.a235在作用中时，第二传送门可变为导电的，且当ydec0.a235不在作用中时，第二传送门可变为不导电的。在一些实施例中，ydec0.a235及ydec0.b230可经配置使得当激活一者时，撤销激活另一者。因此，当y解码器ydec0.a230及ydec0.b235可经配置以在局域i/o线对之间进行选择时。

可相对于感测放大器225b反映此配置。感测放大器225b可包含第三传送门及第四传送门，第三传送门经耦合到y解码器ydec1.b240，且第四传送门经耦合到y解码器ydec1.a245。第三传送门可将感测放大器225b耦合到第一局域i/o线对，且第四传送门可将感测放大器225b耦合到第二局域i/o线对。如上文相对于感测放大器225a描述，ydec1.b240及ydec1.a245可经配置以通过分别断开且闭合第三传送门及第四传送门而分别在局域i/o线对之间选择。

在一些实施例中，第一位可经输出到第一主i/o线对miob_t270及miob_b275上。在一个实施例中，数据字可为8位宽。因此，在一些实施例中，第一预提取的8位可从每一dram阵列(例如，各自具有相应第一主i/o线对的8个dram阵列)的每一相应第一主i/o线对输出到第一主放大器mamp.b290。在此类实施例中，mamp.b290可又经配置以经由第一读取/写入总线rwbsb将第一数据字输出到多路复用器297。在一些实施例中，多路复用器297可经配置以执行并行转串行转换。例如，针对8位数据字，来自第一存储器库的第一位可对应于位地址0，来自第二存储器库的第二位可对应于位地址1等等。多路复用器297可接着以fifo顺序输出从位地址0到位地址7的位。

在一些实施例中，控制信号”cont”可经配置以基于高或低信号分别交替激活ydec0.b230、ydec1.b240及ydec0.a235、ydec1.a245。类似地，主放大器mamp.b290及mamp.a295也可经配置以基于cont信号以互补方式启用。因此，在一些实施例中，cont可为局域i/o线对及/或主i/o线对选择信号。例如，在一些实施例中，输入信号yadd0及yadd1可在一些实施例中指示两个不同列地址。在其它实施例中，可提供单个列地址，也可基于所述单个列地址存取范围的接近列。在一些进一步实施例中，给定yadd0及yadd1，控制信号“cont”可用于在局域及主i/o线对之间选择。

在一些实施例中，在后一半行循环期间，在第一数据字经历并行转串行转换时，可从另一列存取第二数据字。因此，第二数据字的第二位可经输出到第二主i/o线对mioa_t280及mioa_b285。第二主i/o线对可又经耦合到第二主放大器mamp.a295，第二主放大器mamp.a295进一步经由第二读取/写入总线rwbsa耦合到多路复用器297。如先前描述，在一些实施例中，mamp.a295可经配置以从每一dram阵列(例如，各自具有相应第二主i/o线对的8个dram阵列)的每一相应第二主i/o线对接收第二数据字的所有8位。多路复用器可经配置以执行来自mamp.a295的数据的并行转串行转换。在一些实施例中，多路复用器297可经配置以在第一数据字与第二数据字之间选择，且进一步输出经选择的数据字到并行转串行转换器(例如(不限于)另一多路复用器)。在一些进一步实施例中，mamp.a295及mamp.b290可经配置使得当启用一个主放大器时，停用另一个主放大器。如此，因为第一主i/o线对及第二主i/o线对大部分独立，所以可在已经完成第一8n预提取之前执行第二8n预提取。

图3说明根据各种实施例的具有双i/o线对的替代性配置的存储器单元阵列300的一部分。如在图2中，出于概念理解的目的，已经简化存储器单元阵列300以仅描绘两个字线(第一字线305及第二字线310)。如前文所描述，字线305、310中的每一者可经耦合到存储器单元mc1到mc4的栅极，存储器单元mc1到mc4的栅极又分别耦合到第一位线315及第二位线320。存储器单元mc1可经定位于第一位线315与第一字线305的交叉点处，其中mc1的栅极经耦合到第一字线305，且mc1的源极端子经耦合到第一位线315。类似地，第二存储器单元mc2可经定位于第二位线320与第一字线305的交叉点处。第三存储器单元mc3可经定位于第一位线315与第二字线310的交叉点处，且第四存储器单元mc4可经定位于第二位线320与第二字线310的交叉点处。存储器单元mc1及mc3可经耦合到位线315的第一感测放大器325a。存储器单元mc2及mc4可经耦合到位线320的第二感测放大器325b。每一感测放大器325a、325b(统称为325)经由传送门耦合到两个局域i/o线对。第一局域i/o线对可包含liob_t350及liob_b355。第二局域i/o线对可包含lioa_t360及lioa_b365。第一局域i/o线对可经耦合到包含miob_t370及miob_b375的第一主i/o线对。第二局域i/o线对可经耦合到包含mioa_t380及mioa_b385的第二主i/o线对。在一些实施例中，第一局域i/o线对及第一主i/o线对可共同地形成给定存储器单元阵列300的第一共同数据i/o线对。类似地，第二局域i/o线对及第二主i/o线对可共同地形成相应存储器单元阵列300的第二共同数据i/o线对。

然而，与图2相比来说，传送门302将感测放大器325a仅耦合到第二局域i/o线对。类似地，经由传送门304将感测放大器325b仅耦合到第一局域i/o线对。因此，第一位线315与第二局域及第二主i/o线对但非第一局域及第一主i/o线对相关联。第二位线320与第一局域及第一主i/o线对但非第二局域及第二主i/o线对相关联。

参考图7，在一些实施例中，图3的存储器单元阵列300可对应于个别dram阵列705a到705h。此处，第一主i/o线对可对应于实线，而第二主i/o线对可对应于虚线。在一些实施例中，实线可表示连接到第一主i/o线对miob的相应数据线的个别dram阵列705a到705h的第一局域i/o线对liob。第二主i/o线对可对应于虚线。在一些实施例中，虚线可表示与第二主i/o线对mioa的相应数据线连接的个别dram阵列705a到705h的第二局域i/o线对lioa。在一些实施例中，dram阵列705a到705h中的每一者可包含多个局域i/o线对，局域i/o线对中的每一者经耦合到相应主i/o线对的单个数据线。

因此，y解码器ydec0330可经配置以仅激活或撤销激活位线315的传送门，且ydec1335经配置以仅激活或撤销激活位线320的传送门。当ydec0330在作用中时，感测放大器325a的传送门可变为导电的。当ydec0330不在作用中时，感测放大器325a的传送门可变为不导电的。类似地，当ydec1335在作用中时，感测放大器325b的传送门可变为导电的，且当ydec1335不在作用中时，感测放大器325b的传送门可变为不导电的。在一些实施例中，ydec0330可经配置以当ydec1335不在作用中时处于作用中且当ydec1335在作用中时不处于作用中。

给定此配置，输出到相应主i/o线对的数据展现列交错。例如，如果第一主i/o线对miob_t370及miob_b375与奇数位线相关联，那么第二主i/o线对mioa_t380及mioa_b385必须与偶数位线相关联，且反之亦然，如果第一主i/o线对与偶数位线相关联，那么第二主i/o线对必须与奇数位线相关联。在一些情况中，位线可是连续的，但在其它实施例中，位线不需要是连续的，只要其展现前述奇偶关系即可。例如，位线315可为位线号2n，而位线320可为位线号2n+1。

在一些实施例中，数据字的第一位可经输出到第一主i/o线对miob_t370及miob_b375上。在一个实施例中，数据字可为8位宽。因此，在一些实施例中，第一读取存取可从每一dram阵列(例如，自己具有相应第一主i/o线对的8个dram阵列)的每一相应第一主i/o线对输出8位到主放大器mamp.b390。mamp.b390可又经配置以经由第一读取/写入总线rwbsb将第一数据字输出到多路复用器397。为简洁描述已经排除多路复用器397的进一步描述。然而，应理解，多路复用器397可经配置以具有类似结构，且类似于之前关于图2描述的多路复用器297运作。在一些实施例中，在后一半行循环期间，在第一数据字经历并行转串行转换时，可从另一相邻列或与第一列315互补的偶数/奇数存取第二数据字的第二位。因此，第二数据字的位可经输出到相应第二主i/o线对mioa_t380及miob_b385。如前文所描述，每一相应dram阵列的每一相应第二主i/o线对可又经耦合到第二主放大器mamp.a395，其进一步经由第二读取/写入总线rwbsa耦合到多路复用器397。在一些实施例中，控制信号yadde/o可经提供以指示具有列命令的列地址输入是否对应于偶数或奇数位线。

图4是根据各种实施例的半导体装置400的双i/o线读取/写入架构的示意性框图。在一些实施例中，半导体装置400可包含dram阵列405a到405h(统称为405)、多路复用器410、并行转串行转换器(串行化器/解串行化器)415及数据i/o420。在由图4描绘的实施例中，每一dram阵列405可具有对应于图2的存储器单元阵列200的架构，其中位线选择不限于偶数位线与奇数位线之间。如前文所描述，dram阵列405中的每一者可分别包含与第一主i/o线对相关联的第一局域i/o线对及与第二主i/o线对相关联的第二局域i/o线对。在一些实施例中，第一局域i/o线对及相关联的第一主i/o线对可共同地形成个别dram阵列405a到405h的第一共同数据i/o线对。第二局域i/o线对及相关联的第二主i/o线对可共同地形成每一相应dram阵列405a到405h的第二共同数据i/o。因此，每一个别dram阵列405a到405h可包含第一共同数据i/o及第二共同数据i/o线对二者。第一共同数据i/o线对经描绘为虚线，且第二共同数据i/o线对经描绘为实线。

在一些实施例中，多路复用器410可经配置以接收与来自第一共同数据i/o线对中的每一者的数据字的宽度(例如8位)、来自对应于第一位位置的第一dram阵列405a的位、来自对应于第二位位置的第二dram阵列405b的位等一致的并行输入。类似地，可由多路复用器410接收来自第二共同数据i/o线对的数据作为具有数据字的宽度(在此实例中，8位)的第二并行输入。多路复用器410可经配置以在前8位的较新者与后8位之间选择以输出到并行转串行转换器415。并行转串行转换器415可提供如同在fifo顺序中从最低位位置到最高位位置的循序8位输入的串行输出。数据i/o420接着可将数据串行地载送到外部请求源。在一些实施例中，多路复用器410及并行转串行转换器415可包括单个多路复用器435来接收两个8位宽输入且在两个8位宽输入中的每一者之间选择(如相对于多路复用器410描述)且将经选择的8位输入串行地输出到数据i/o420(与并行转串行转换器415的描述一致)。

第一读取/写入放大器425a到425h(统称为425)可经提供于多路复用器410与每一相应dram阵列405之间的第一主i/o线对中的每一者上。在一些实施例中，第一读取/写入放大器425可为双向放大器，例如(例如)主放大器mamp.b290，如关于图2描述。类似地，第二读取/写入放大器430a到430h(统称为430)可经提供每一相应dram阵列405与多路复用器410之间的第二主i/o线对中的每一者上，第二读取/写入放大器430对应于主放大器mamp.a295。

参考图5，可更好理解第一8n预提取与后续8n预提取之间的关系。图5是根据各种实施例的利用双i/o线对的具有8n预提取的读取操作的示意图500。在一些实施例中，可接收列命令，且可存取行数据。行数据可接着被输出到局域i/o线对及相关联的主i/o线对lioa/mioa。在所描绘的实施例中，经预提取的第一数据字505可具有8位的大小，且是经由8位宽的第一lioa/mioa线对传输到fifo/mux。在一半行循环之后，如上文描述，可经由第二liob/miob线对提取第二数据字510。因此，在fifo/mux完成并行转串行转换，从而将数据串行地传送到数据i/o缓冲器515时，liob/miob可提供第二数据字510到fifo/mux，以用于并行转串行转换。因此，每一半行循环可利用大部分独立的lioa/mioa及liob/miob线对来存取且读取8n大小预提取，以在完成读取操作之前同时存取数据。换句话说，lioa/mioa线对可与liob/miob线对从第二位线提供数据同时地从第一位线提供数据。例如，在一个实施例中，每一lioa/mioa线对可在每一liob/miob线对从第二位线提供一个位的相同单个列循环期间，从第一位线提供另一位。因此，在一些实例中，在lioa/mioa线对及liob/miob线对上同时提供的数据可包含在用于常规dram中的单个列循环的连续半行循环上提供的数据。此外，在一些实施例中，于已经完成对lioa/mioa线对上的数据的读取操作之前，可由liob/miob线对提供数据，且反之亦然，在已经完成对liob/miob线对上的数据的读取操作之前，可由lioa/mioa线对提供数据。在进一步实施例中，可在写入方向上支持类似操作，其中每一半行循环可利用两组lioa/mioa及liob/miob线对来将数据写入存储器单元阵列中。

图6是根据各种实施例的利用双i/o线对的读取操作的时序图600。时序图包含时钟信号605ck_t及其补码ck_c、命令信号605，及数据信号dq610。在所描绘的实施例中，利用8n预提取大小，核心时钟的一个循环(例如，列循环)等效于8nck。在传统配置中，列间突发延迟tccd(min)将等于8nck。然而，如展示，通过利用两组局域i/o线对及主i/o线对，可实现4nck的tccd(min)，或粗略为核心时钟循环的一半(例如，列循环)。

因此，例如，可在t0发出读取命令。可花费后续时间t1、t2及t3来检索及转换读取数据。一半列循环后，可在t4发出第二读取命令。同时，在第二读取命令之后不久或与之同时，可在串行数据i/odq610上输出来自第一组lio/mio线对(例如，第一共同数据i/o线对)的经串行化数据。另一半列循环后，在t8，针对第一组lio/mio线对发出第三读取命令，而在不久之后，从第二组lio/mio线对，在串行i/odq610上输出来自第二读取命令的读取数据。因此，每一列循环，可完成两个8n预提取，从而有效实现16n预提取的数据速率。

通过将tccd减半，存储器控制器能够按正常间隔的一半发出数据的一半量的列命令。因此，即使使用更小的预提取大小，且数据速率保持不变，控制器仍能够就所标定的数据以更大灵活性来频繁存取存储器。因为突发长度降低，所以可从存储器更有效地读取数据。此外，存储器存取之间的持续时间也可被缩短(例如，减半)。

图7是根据各种实施例的半导体装置700的替代性双i/o线对读取/写入架构的示意性框图。已经出于清楚且方便的目的省略上文关于图4已经描述的特征的额外讨论。半导体装置700可包含dram阵列705a到705h(统称为705)、多路复用器710、并行转串行转换器(串行化器/解串行化器)715及数据i/o720。在由图7描绘的实施例中，每一dram阵列705具有对应于图3的存储器单元阵列300的架构。如前文所描述，dram阵列705中的每一者可分别包含与第一主i/o线对相关联的第一局域i/o线对及与第二主i/o线对相关联的第二局域i/o线对。在一些实施例中，第一局域i/o线对及相关联的第一主i/o线对可共同地形成个别dram阵列705a到705h的第一共同数据i/o线对。第二局域i/o线对及相关联的第二主i/o线对可共同地形成每一相应dram阵列705a到705h的第二共同数据i/o线对。因此，每一个别dram阵列705a到705h可包含第一共同数据i/o线对及第二共同数据i/o线对二者。第一共同数据i/o线对经描绘为虚线，且第二共同数据i/o线对经描绘为实线。

类似于图4，在一些实施例中，多路复用器710及并行转串行转换器715可包括单个多路复用器735。此外，第一读取/写入放大器725a到725h(统称为725)可经提供于多路复用器710与每一相应dram阵列705之间的第一主i/o线对中的每一者上。在一些实施例中，第一读取/写入放大器725可为双向放大器，例如(例如)主放大器mamp.b390，如关于图3描述。类似地，第二读取/写入放大器730a到730h(统称为730)可经提供于每一相应dram阵列705与多路复用器710之间的第二主i/o线对中的每一者上。

然而，与图4相比来说，在一些实施例中，第一共同数据i/o线对可经配置以仅存取奇数位线上的数据，而第二共同数据i/o线对可经配置以仅存取偶数位线上的数据。在一些实施例中，第二共同数据i/o线对可与第一位线相关联。第一共同数据i/o线对可接着与邻近于第一位线的位线相关联。在其它实施例中，第一共同数据i/o线对可与为第一位线的偶数/奇数补码的任何非相邻位线相关联。在其它实施例中，应理解，第一共同数据i/o线对可经配置以仅存取偶数位线上的数据，而第二共同数据i/o线对可经配置以存取奇数位线上的数据。

在其中第一共同数据i/o线对经配置以仅存取奇数位线上的数据的实施例中，第二共同数据i/o线对可经配置以仅存取偶数位线上的数据。相反地，在具有经配置以仅存取偶数位线上的数据的第一共同数据i/o线对的实施例中，第二共同数据i/o线对可经配置以仅存取奇数位线上的数据。因此，可通过经交替耦合到偶数及奇数位线的第一共同数据i/o线对及第二共同数据i/o线对提供行交错。

图8是根据各种实施例的利用经列交错的双i/o线对的具有8n预提取的读取操作的示意图800。如已经参考图5描述，已经从此描述省略重复特征。然而，不同于图5，经预提取的第一数据字805包含仅来自奇数位线2n的数据。接着，第二数据字510包含仅来自奇数位线2n+1的数据。在一些实施例中，奇数位线2n+1可为邻近于位线2n的位线，但在其它实施例中，位线2n+1可不需要邻近于位线2n。

图9是根据各种实施例的利用双i/o线对的读取操作的时序图900。图9展现将处于清楚且方便的目的省略的与图6相同的许多特征。然而，与图6相比来说，当在t0发出第一读取命令时，读取命令是针对偶数位线。一半列循环后，在t4，发出第二读取命令，但此次是针对奇数位线。另一半列循环后，在t8，针对偶数位线发出第三读取命令。因此，在一些实施例中，每一读取命令在偶数与奇数位线之间交替，或者在连续编号(例如，相邻)位线之间交替。

虽然已经关于示范性实施例描述特性特征及方面，但所属领域的技术人员将认识到可对在不脱离本发明的范围的情况下论述的实施例做出各种修改及添加。虽然上文描述的实施例是指特定特征，但本发明的范围还包含具有特征的不同组合的实施例及不包含所有上述特征的实施例。举例来说，可使用硬件组件、软件组件及/或其任何组合来实施本文描述的方法及过程。此外，虽然为便于描述可关于特定结构及/或功能组件描述本文描述的各种方法及过程，但由各种实施例提供的方法不限于任何特定结构及/或功能架构，而替代地可在任何适当硬件、固件及/或软件配置上实施。类似地，虽然特定功能性归因于特定系统组件，但除非内容背景另有指定，否则此功能性可分布于根据若干实施例的各种其它系统组件间。

此外，虽然本文描述的方法及过程的程序为便于描述以特定顺序描述，但各种程序可根据各种实施例重新排序、添加及/或省略。关于一个方法或过程描述的程序可并入其它描述的方法或过程内；同样地，根据特定结构架构及/或关于一个系统描述的硬件组件可在替代性结构架构中组织及/或并入其它经描述的系统内。因此，虽然为便于描述，各种实施例经描述为具有或不具有特定特征，但本文关于特定实施例描述的各种组件及/或特征可从其它经描述的实施例组合、替换、添加及/或减去。因此，虽然上文描述若干示范性实施例，但将了解，本发明希望涵盖所附权利要求书内的所有修改及等效物。