非易失存储器灵敏放大器及相变存储器的制作方法

本发明涉及集成电路技术领域，特别是涉及一种非易失存储器灵敏放大器及相变存储器。

背景技术：

在集成电路制造领域，随着工艺节点不断缩小，传统的电荷类存储器受到越来越大的限制。各种各样的新型存储器和新型结构被发明出来以突破原有的极限：mlcnand，mlcnor，tlcnand，mram，rram，feram，3d-xpoint，3d-nand等。传统和新型的存储器读延时各有不同：作为内存的sram，dram读取时间在10ns以内，nandflash在50us左右，3d-nand在500us左右，硬盘则在10ms左右。若能进一步挖掘存储器的读取时间，将大幅提高它的竞争力。

相变存储器(phasechangememory，pcm)是基于ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，其工作原理是利用加工到纳米尺寸的相变材料在晶态与非晶态时不同的电阻状态来实现数据的存储。相变存储器作为一种新型存储器，由于其读写速度快、可擦写耐久性高、保持信息时间长、存储密度大、读写功耗低以及非挥发等特性，被业界认为是最有发展潜力的下一代存储器之一。

相变存储器以硫系化合物材料为存储介质，利用电脉冲或光脉冲产生的焦耳热使相变存储材料在非晶态(材料呈高阻状态)与晶态(材料呈低阻状态)之间发生可逆相变而实现数据的写入和擦除，数据的读出则通过测量电阻的大小来实现。

非易失存储器的读操作是通过测量被选中的存储单元的电阻值来实现。一个预设的电压或电流被加于选中的存储单元，同时读取存储单元流过的电流或两端电压；再将读取电流或电压与一个参考电流或电压相比较，即可确定存储单元的相态。灵敏放大器作为读出电路的重要模块，用于产生读出电流并对读出电流和读参考电流进行比较。读取速度和功耗是读出电路两个重要的考核指标。

当存储阵列大于一定规模时，阵列中的寄生效应会使读取电流在读操作开始后剧烈变化，这往往会减慢芯片的读取速度。传统技术方案的阵列中多个灵敏放大器的参考信号都由同一个读参考电压生成电路控制，当其中一个灵敏放大器开始工作时，不工作的灵敏放大器因比较模块和电流转换模块并未完全关闭，产生了严重的漏电。而完全关闭比较模块和电流转换模块需要在电流支路上加入额外的晶体管，又产生了多个负面影响：1.当读取电流和参考电流产生较大差值时，比较模块需要快速产生两个电压相反(即逻辑0和逻辑1)的电压比较信号，而产生时间受晶体管寄生电容限制，额外的晶体管会进一步加大寄生电容，降低了读取速度。2.额外的晶体管破还了已经建立好的寄生电容平衡，寄生匹配模块中晶体管源、漏电压与比较模块中不同，因此对寄生电容的充电时间也不一样，降低了读取速度。

因此，如何改善当前相变存储器读出时间过长和读取功耗过大，并发展相应的电路技术，实已成为本领域技术人员亟待解决的技术课题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失存储器灵敏放大器及相变存储器，用于解决现有技术中相变存储器读出时间过长和读取功耗过大等问题。

为实现上述目的及其他相关目的，本发明提供一种非易失存储器灵敏放大器，所述非易失存储器灵敏放大器至少包括：

控制模块、低功耗模块、第一读取电压模块、比较模块、低功耗匹配模块及寄生匹配模块；

所述控制模块接收外部使能信号，并基于所述外部使能信号产生第一控制信号及第二控制信号，分别控制所述低功耗模块和所述第一读取电压模块的工作状态；

所述低功耗模块连接所述控制模块及所述比较模块，用于在所述外部使能信号失效时关闭所述比较模块；

所述第一读取电压模块连接所述控制模块及存储阵列，用于在所述外部使能信号起效时读取所述存储阵列中被选中存储单元的读取电流并转化为第一读取电压；

所述比较模块连接所述第一读取电压模块及所述低功耗模块，并接收第一读参考电压，用于在所述外部使能信号起效时将所述第一读取电压与所述第一读参考电压比较进而得到读出电压信号；

所述低功耗匹配模块连接所述寄生匹配模块，所述低功耗匹配模块用于对所述低功耗模块进行电压匹配，所述寄生匹配模块用于抵消所述比较模块中晶体管栅极的寄生效应。

可选地，所述控制模块包括第一反相器及第二反相器；所述第一反相器的输入端接收所述外部使能信号，输出第一控制信号；所述第二反相器的输入端连接所述第一反相器的输出端，输出第二控制信号。

可选地，所述低功耗模块包括第一pmos管、第二pmos管、第三pmos管及第四pmos管；所述第一pmos管、所述第二pmos管、所述第三pmos管及所述第四pmos管的源极连接电源电压，栅极连接所述第一控制信号，漏极分别连接所述比较模块；所述第一pmos管、所述第二pmos管、第三pmos管及第四pmos管的尺寸相同。

更可选地，所述低功耗匹配模块包括第五pmos管，所述第五pmos管的源极连接电源电压，栅极连接所述第一控制信号，漏极连接所述寄生匹配模块，所述第五pmos管与所述第一pmos管、所述第二pmos管、第三pmos管及第四pmos管的尺寸相同。

可选地，所述第一读取电压模块包括传输门、第一nmos管及第六pmos管；所述传输门的输入端连接钳位电压、控制端连接所述第二控制信号；所述第一nmos管的源极连接所述存储阵列，所述第一nmos管的栅极连接所述传输门的输出端，所述第一nmos管的漏极连接所述第六pmos管的漏极；所述第六pmos管的源极连接电源电压，所述第六pmos管的栅极与漏极连接并输出所述第一读取电压。

可选地，所述比较模块包括第一电流转换模块、第二电流转换模块及比较器；所述第一电流转换模块连接所述低功耗模块及所述第一读取电压，当所述外部使能信号起效时将所述第一读取电压转换为第二读取电压；所述第二电流转换模块连接所述低功耗模块及所述第一读参考电压，当所述外部使能信号起效时将所述第一读参考电压转换为第二读参考电压；所述比较器连接所述低功耗模块、所述第一电流转换模块及所述第二电流转换模块，当所述外部使能信号起效时将所述第一读取电压与所述第一读参考电压、所述第二读取电压与所述第二读参考电压进行比较得到读出电压信号；其中所述第一电流转换模块与所述第二电流转换模块等比例转换。

更可选地，所述第一电流转换模块包括第七pmos管及第二nmos管；所述第七pmos管的源极连接所述低功耗模块，栅极连接所述第一读取电压，漏极连接所述第二nmos管的漏极；所述第二nmos管的栅极连与漏极连接并输出所述第二读取电压，所述第二nmos管的源极接地；所述第二电流转换模块包括第八pmos管及第三nmos管；所述第八pmos管的源极连接所述低功耗模块，栅极连接所述第一读参考电压，漏极连接所述第三nmos管的漏极；所述第三nmos管的栅极连与漏极连接并输出所述第二读参考电压，所述第三nmos管的源极接地；所述比较器包括第九pmos管、第十pmos管、第四nmos管及第五nmos管；所述第九pmos管的源极连接所述低功耗模块，栅极连接所述第一读取电压，漏极连接所述第四nmos管的漏极；所述第四nmos管的栅极连接所述第二读参考电压，源极接地；所述第十pmos管的源极连接所述低功耗模块，栅极连接所述第一读参考电压，漏极连接所述第五nmos管的漏极；所述第五nmos管的栅极连接所述第二读取电压，源极接地。

更可选地，所述第九pmos管与所述第十pmos管的尺寸相同。

更可选地，所述寄生匹配模块包括2(b-1)个并联的第十一pmos管及第六nmos管，所述第十一pmos管的源极连接所述低功耗匹配模块，栅极连接所述第一读取电压，漏极连接所述第六nmos管；所述第六nmos管的栅极和源极接地；其中，所述第十一pmos管与所述第九pmos管及所述第十pmos管的尺寸相同，b为连接于同一读参考电压生产电路的非易失存储器灵敏放大器的个数。

为实现上述目的及其他相关目的，本发明提供一种相变存储器，所述相变存储器至少包括：

读参考电压生成电路及相变存储单元阵列；

所述读参考电压生成电路连接所述相变存储单元阵列，为所述相变存储单元阵列提供第一读参考电压；

所述相变存储单元阵列包括至少一个相变存储单元模块以及与所述相变存储单元模块一一对应的上述非易失存储器灵敏放大器，所述相变存储单元模块中的各位线分别通过读传输门与所述非易失存储器灵敏放大器连接。

如上所述，本发明的非易失存储器灵敏放大器及相变存储器，具有以下有益效果：

本发明的非易失存储器灵敏放大器及相变存储器的低功耗模块，可在使能信号为低电平时完全关闭灵敏放大器，读取功耗低。

本发明的非易失存储器灵敏放大器及相变存储器的低功耗匹配模块拓扑结构、尺寸都与低功耗模块相同，寄生匹配模块中晶体管源、漏电压与比较模块中相同，因此对寄生电容的充电时间也相同，提高了读取速度。

附图说明

图1显示为本发明的非易失存储器灵敏放大器的结构示意图。

图2显示为本发明的相变存储器的结构示意图。

图3显示为本发明的非易失存储器灵敏放大器和现有技术中灵敏放大器应用于相变存储器时的功耗仿真结果对比。

图4显示为现有技术中灵敏放大器的读取时间仿真结果。

图5显示为本发明的非易失存储器灵敏放大器读取时间仿真结果。

元件标号说明

1非易失存储器灵敏放大器

11控制模块

12低功耗模块

13第一读取电压模块

14比较模块

141第一电流转换模块

142第二电流转换模块

143比较器

15低功耗匹配模块

16寄生匹配模块

17锁存器

2读参考电压生成电路

3相变存储单元阵列

4相变存储单元模块

41被选中的存储单元

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本实施例提供一种非易失存储器灵敏放大器1，所述非易失存储器灵敏放大器1包括：

控制模块11、低功耗模块12、第一读取电压模块13、比较模块14、低功耗匹配模块15及寄生匹配模块16。

如图1所示，所述控制模块11接收外部使能信号en，并基于所述外部使能信号en产生第一控制信号及第二控制信号，分别控制所述低功耗模块12和所述第一读取电压模块13的工作状态。

具体地，在本实施例中，所述控制模块11包括第一反相器inv1及第二反相器inv2。所述第一反相器inv1的输入端接收所述外部使能信号en，输出第一控制信号；所述第二反相器inv2的输入端连接所述第一反相器inv1的输出端，输出第二控制信号。当所述外部使能信号en起效时，所述第一控制信号控制所述低功耗模块12不工作(即所述非易失存储器灵敏放大器1不处于低功耗状态)；所述第一读取电压模块13接收钳位电压vclamp，所述第一读取电压模块13工作。当所述外部使能信号en失效时，所述第一控制信号控制所述低功耗模块12工作(即所述非易失存储器灵敏放大器1处于低功耗状态)，所述第二控制信号控制所述第一读取电压模块13不工作。在本实施例中，所述外部使能信号en为高电平时，所述第一控制信号为低电平。在实际使用中，所述控制模块11的结构及所述第一控制信号的电平可根据需要进行设定，不以本实施例为限。

如图1所示，所述低功耗模块12连接所述控制模块11及所述比较模块14，用于在所述外部使能信号en失效时关闭所述比较模块14。

具体地，所述低功耗模块12接收所述第一控制信号，当所述外部使能信号en失效(在本实施例中失效为低电平)时，所述第一控制信号控制所述低功耗模块12将所述比较模块14关闭，所述比较模块14没有漏电，所述非易失存储器灵敏放大器1处于低功耗状态，关机功耗及读取功耗大大减小。在本实施例中，所述低功耗模块12包括第一pmos管pm1、第二pmos管pm2、第三pmos管pm3及第四pmos管pm4；所述第一pmos管pm1、所述第二pmos管pm2、所述第三pmos管pm3及所述第四pmos管pm4的源极连接电源电压vdd，栅极连接所述第一控制信号，漏极分别连接所述比较模块14。当所述第一控制信号为高电平时，所述第一pmos管pm1、所述第二pmos管pm2、所述第三pmos管pm3及所述第四pmos管pm4均关断，没有电源供给所述比较模块14，所述比较模块14不工作；当所述第一控制信号为低电平时，所述第一pmos管pm1、所述第二pmos管pm2、所述第三pmos管pm3及所述第四pmos管pm4均导通，电源电压vdd经由所述低功耗模块12向所述比较模块14供电，所述比较模块14工作。在本实施例中，所述第一pmos管pm1、所述第二pmos管pm2、第三pmos管pm3及第四pmos管pm4的尺寸相同。

需要说明的是，所述低功耗模块12的结构可根据所述比较模块14的具体结构进行适应性修改，不以本实施例为限。

如图1所示，所述第一读取电压模块13连接所述控制模块11及存储阵列，用于在所述外部使能信号en起效时读取所述存储阵列中被选中存储单元的读取电流iread并转化为第一读取电压vread1。

具体地，在本实施例中，所述第一读取电压模块13包括传输门tg、第一nmos管nm1及第六pmos管pm6。所述传输门tg的输入端连接所述钳位电压vclamp，控制端接收所述第二控制信号，输出端连接所述第一nmos管nm1。所述第一nmos管nm1的源极连接所述存储阵列中的读位线rbl(在本实施例中，所述存储阵列中被选中存储单元包括串联的开关管nm7及相变电阻rgst)，所述第一nmos管nm1的栅极连接所述传输门tg的输出端，所述第一nmos管nm1的漏极连接所述第六pmos管pm6的漏极。所述第六pmos管pm6构成电流镜结构，源极连接电源电压vdd，栅极与漏极连接并输出所述第一读取电压vread1。当所述外部使能信号en起效时，所述第二控制信号控制所述传输门tg导通，所述钳位电压vclamp作用于所述第一nmos管nm1的栅极，所述读取电流iread小于写电流和擦电流，所述钳位电压vclamp控制所述第一nmos管nm1使位线电压小于存储器件的非晶态阈值电压。

如图1所示，所述比较模块14连接所述第一读取电压模块13及所述低功耗模块12，并接收第一读参考电压vref1，用于在所述外部使能信号en起效时将所述第一读取电压vread1与所述第一读参考电压vref1比较进而得到读出电压信号，其中，所述第一读参考电压vref1由读参考电压生产电路(图1中未显示)提供。

具体地，在本实施例中，所述比较模块14包括第一电流转换模块141、第二电流转换模块142及比较器143。所述第一电流转换模块141连接所述低功耗模块12及所述第一读取电压vread1，当所述外部使能信号en起效时将所述第一读取电压vread1转换为第二读取电压vread2。所述第二电流转换模块142连接所述低功耗模块12及所述第一读参考电压vref1，当所述外部使能信号en起效时将所述第一读参考电压vref1转换为第二读参考电压vref2；所述比较器143连接所述低功耗模块12、所述第一电流转换模块141及所述第二电流转换模块142，当所述外部使能信号en起效时将所述第二读取电压vread2与所述第二读参考电压vref2进行比较得到读出电压信号。在本实施例中，所述第一电流转换模块141与所述第二电流转换模块142等比例转换。

更具体地，所述第一电流转换模块141包括第七pmos管pm7及第二nmos管nm2。所述第七pmos管pm7的源极连接所述低功耗模块12，栅极连接所述第一读取电压vread1，漏极连接所述第二nmos管nm2的漏极；所述第二nmos管nm2构成电流镜结构，栅极连与漏极连接并输出所述第二读取电压vread2，所述第二nmos管nm2的源极接地。

更具体地，所述第二电流转换模块142包括第八pmos管pm8及第三nmos管nm3。所述第八pmos管pm8的源极连接所述低功耗模块12，栅极连接所述第一读参考电压vref1，漏极连接所述第三nmos管nm3的漏极；所述第三nmos管nm3构成电流镜结构，栅极连与漏极连接并输出所述第二读参考电压vref2，所述第三nmos管nm3的源极接地。

更具体地，所述比较器包括第九pmos管pm9、第十pmos管pm10、第四nmos管nm4及第五nmos管nm5；所述第九pmos管pm9的源极连接所述低功耗模块12，栅极连接所述第一读取电压vread1，漏极连接所述第四nmos管nm4的漏极；所述第四nmos管nm4的栅极连接所述第二读参考电压vref2，源极接地；所述第十pmos管pm10的源极连接所述低功耗模块12，栅极连接所述第一读参考电压vref1，漏极连接所述第五nmos管nm5的漏极；所述第五nmos管nm5的栅极连接所述第二读取电压vread5，源极接地。

需要说明的是，在本实施例中，所述第九pmos管pm9与所述第十pmos管pm10的尺寸相同。

需要说明的是，所述比较模块14中各单元的结构可采用现有技术中任意一种，能实现电流的转换及比较功能即可，不以本实施例为限。

如图1所示，所述低功耗匹配模块15连接所述寄生匹配模块16，所述低功耗匹配模块15用于对所述低功耗模块12进行电压匹配，所述寄生匹配模块16用于抵消所述比较模块14中晶体管栅极的寄生效应。

具体地，所述低功耗匹配模块15包括第五pmos管pm5，所述第五pmos管pm5的源极连接电源电压vdd，栅极连接所述第一控制信号，漏极连接所述寄生匹配模块16，所述第五pmos管pm5与所述第一pmos管pm1、所述第二pmos管pm2、第三pmos管pm3及第四pmos管pm4的尺寸相同。

需要说明的是，所述低功耗匹配模块15的拓扑结构、尺寸都与所述低功耗模块12相同，以此对所述低功耗模块12进行电压匹配。在实际使用中可根据所述低功耗模块12的结构对所述低功耗匹配模块15进行设计，不以本实施例为限。

具体地，所述寄生匹配模块16包括2(b-1)个并联的第十一pmos管pm11及第六nmos管nm6，所述第十一pmos管pm11的源极连接所述低功耗匹配模块15，栅极连接所述第一读取电压vread1，漏极连接所述第六nmos管nm6；所述第六nmos管nm6的栅极和源极接地，其中，b为连接于同一读参考电压生产电路的非易失存储器灵敏放大器的个数。

需要说明的是，所述寄生匹配模块16中所述第十一pmos管pm11与所述第九pmos管pm9及所述第十pmos管pm10的尺寸相同，且所述第十一pmos管pm11与所述第九pmos管pm9及所述第十pmos管pm10的源、漏电压相同，因此对灵敏放大器寄生电容的充电时间也相同，提高了读取速度。

作为本发明的一种实现方式，所述非易失存储器灵敏放大器1还包括锁存器17，所述锁存器17连接于所述比较模块14的输出端，在本实施例中，所述比较模块14的第一输出端为所述第九pmos管pm9及所述第四nmos管nm4的漏极，所述比较模块14的第二输出端为所述第十pmos管pm10及所述第五nmos管nm5的漏极，所述比较模块14的第一输出端连接所述锁存器17的复位端，所述比较模块14的第二输出端连接所述锁存器17的置位端，所述比较模块14输出读出信号do。所述锁存器17包括但不限于rs锁存器、d锁存器、jk锁存器，任意可实现锁存功能的电路结构均适用，不以本实施例为限。

实施例二

如图2所示，本实施例提供一种相变存储器，所述相变存储器包括：

读参考电压生成电路2及相变存储单元阵列3。

如图2所示，所述读参考电压生成电路2连接所述相变存储单元阵列3，为所述相变存储单元阵列3提供第一读参考电压vref1。

具体地，所述读参考电压生成电路2接受所述钳位电压vclamp，并生成所述第一读参考电压vref1。根据所述第一读参考电压vref1生产的读参考电流iref的变化趋势与实施例一所述的读取电流iread一致，且最终稳定值处于晶态电阻最高值iread和非晶态电阻最低值iread之间。

如图2所示，所述相变存储单元阵列3包括至少一个相变存储单元模块4以及与所述相变存储单元模块4一一对应的非易失存储器灵敏放大器1，所述相变存储单元模块4中的各位线分别通过读传输门rtg与所述非易失存储器灵敏放大器连接。

具需要说明的是，在本实施例中，所述相变存储单元阵列3中各相变存储单元模块4均连接所述读参考电压生成电路11，从所述读参考电压生成电路11中获取所述第一读参考电压vref1。所述相变存储单元阵列3包括多个相变存储单元模块4，为了便于显示图2中仅显示3个，在实际使用中可根据设计需求设定所述相变存储单元阵列3中所述相变存储单元模块4的数量，同时连接于同一读参考电压生成电路11的相变存储单元模块4的数量可根据需要进行设定，不以本实施例为限。

具体地，所述相变存储单元模块4的行控制信号为字线信号wl1～wln，列传输信号为位线信号lbl1～lblm，同一时间仅有一根字线和一根位线导通。如图2所示，所述相变存储单元41包括相变电阻rgst和开关管nm7，在本实施例中，以第2行第3列相变存储单元为例，所述第一相变电阻rgst一端通过字线lbl3接读传输门rtg后与所述非易失存储器灵敏放大器1相连、另一端接所述开关管nm7的漏极，所述开关管nm7的栅极接字线wl2、源极接地。

具体地，在本实施例中，连接同一所述读参考电压生成电路2的所述非易失存储器灵敏放大器1的数量设定为b个，所述相变存储单元模块4中连接于同一根位线的相变存储单元的个数设定为n，所述相变存储单元模块4中连接于同一个非易失存储器灵敏放大器1的位线的个数设定为m，具体数值可根据实际需要做设定，在此不一一限定。

更具体地，所述非易失存储器灵敏放大器1通过读位线rbl与各读传输门相连，通过读传输门分别与本地位线lbl连接，并且与所述读参考电压生成电路2连接，接收所述第一读参考电压vref1。将所述第一读参考电压vref1还原为读参考电流iref，并将所述读参考电流iref与所述被选中的存储单元41中的读取电流iread相比较，以产生被选中的存储单元41的读出信号do。所述非易失存储器灵敏放大器1的内部结构及工作原理与实施例一相同，在此不一一赘述。

如图1～图2所示，当所述被选中存储单元41中存储的数据为1时，iread>iref；所述第二nmos管nm2的漏极电流会上升；所述第二nmos管nm2的连线方式使它可以等效为一个二极管，所以第二nmos管nm2的栅电压会上升，所述第五nmos管nm5栅电压同样会上升；但所述第一读参考电压信号vref1不变，所述第十pmos管pm10栅极电压不变，所述第十pmos管pm10试图复制的电流小于所述第五nmos管nm5的；所述第九pmos管pm9试图复制的电流大于所述第四nmos管nm4的；因此所述比较模块14的第二输出端电压v2会下降到0v左右，而所述比较模块14的第一输出端电压v1会上升到接近于电源电压vdd。如图1～图2所示，当所述被选中存储单元41中存储的数据为0时，iread<iref；所述第二nmos管nm2的漏极电流会下降；所述第二nmos管nm2的栅电压会下降，所述第五nmos管nm5栅电压同样会下降；但所述第一读参考电压信号vref1不变，所述第十pmos管pm10栅极电压不变，所述第十pmos管pm10试图复制的电流大于所述第五nmos管nm5的；所述第九pmos管pm9试图复制的电流小于所述第四nmos管nm4的；因此所述比较模块14的第二输出端电压v2会上升到接近于电源电压vdd，而所述比较模块14的第一输出端电压v1会下降到0v左右。所述比较模块14的输出电压v1和v2输出到sr锁存器中，得到输出信号do，当被选中存储单元的读电流iread大于所述读参考电流iref时，所述sr锁存器输出高电平；当被选中存储单元的读电流iread小于所述读参考电流iref时，所述sr锁存器输出低电平。

如图3所示为本发明的非易失存储器灵敏放大器和现有技术中灵敏放大器应用于相变存储器时的功耗仿真结果对比。该芯片采用40nm工艺，位线长度1024，32根位线共享一个非易失存储器灵敏放大器，b＝4。对于未开启的3个灵敏放大器，现有技术会产生iconv＝9.91μa的漏电，而本发明只有inew＝54.15na，本发明比现有技术漏电减小了近200倍。

图4和图5比较了本发明的非易失存储器灵敏放大器和现有技术中灵敏放大器的读取时间仿真结果。en为使能信号，do为读出信号，随着en使能信号电压的升高，灵敏放大器开始读取。现有技术随机读取时间为3.46ns，本发明为3.37ns，故相较于现有技术，本发明的非易失存储器灵敏放大器能够提高读取速度。

综上所述，本发明提供一种非易失存储器灵敏放大器及相变存储器，包括：控制模块、低功耗模块、第一读取电压模块、比较模块、低功耗匹配模块及寄生匹配模块；所述控制模块接收外部使能信号，并基于所述外部使能信号产生第一控制信号及第二控制信号，分别控制所述低功耗模块和所述第一读取电压模块的工作状态；所述低功耗模块连接所述控制模块及所述比较模块，用于在所述外部使能信号失效时关闭所述比较模块；所述第一读取电压模块连接所述控制模块及存储阵列，用于在所述外部使能信号起效时读取所述存储阵列中被选中存储单元的读取电流并转化为第一读取电压；所述比较模块连接所述第一读取电压模块及所述低功耗模块，并接收第一读参考电压，用于在所述外部使能信号起效时将所述第一读取电压与所述第一读参考电压比较进而得到读出电压信号；所述低功耗匹配模块连接所述寄生匹配模块，所述低功耗匹配模块用于对所述低功耗模块进行电压匹配，所述寄生匹配模块用于抵消所述比较模块中晶体管栅极的寄生效应。本发明的非易失存储器灵敏放大器及相变存储器的低功耗匹配模块拓扑结构、尺寸都与低功耗模块相同，寄生匹配模块中晶体管源、漏电压与比较模块中相同，因此对寄生电容的充电时间也相同，提高了读取速度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。