一种动态随机存储器的架构的制作方法

本发明公开了一种存储器的架构，具体地说是一种低功耗双数据速率动态随机存取存储器(lpddr)。属于存储器设计技术领域。

背景技术：

同步动态随机存取存储器（sdram）是与计算机系统总线同步的动态随机存取存储器（dram）。特别是sdram的同步接口在响应输入控制之前，会等待系统时钟信号。时钟信号用于驱动内部有限状态机对传入的命令进行流水线传输。数据存储区域被划分为几个块，允许存储器一次处理多个存储访问命令。这比异步dram存储器芯片允许更高的数据访问速率。

低功耗双数据速率（ddr）sdram，是ddrsdram的一种，又称为mddr(也称为低功耗ddr，或lpddr),是美国联合电子设备工程委员会（jedec）面向低功耗内存而制定的通信标准，以低功耗和小体积著称，专门用于移动智能手机、平板电脑和其他移动计算设备。

一个典型的lpddr包含多个存储块、输入输出块，命令块。输入输出块可以从特定的存储块中读取数据，也能输入数据到特定的存储块。随着存储器容量的增大，每个存储块到输入输出块的距离增大，数据读写的功耗会越来越大。

技术实现要素：

本发明的目的是提供一种低功耗双数据速率动态随机存取存储器(lpddr)的架构。具有8个或更多的存储块、命令块、输入输出块、数据通路等。每个存储块的第一子块和第二子块位于nxn阵列中,其中n是一个偶数,其中第一子块位于nxn阵列的前半部分,其中第二子块位于nxn阵列的后半部分。每个存储块的第一子块和第二子块位于阵列中心位置的左右对称的位置，使得输入输出块访问每个存储块的距离基本相同，最终不同存储块的数据读写命令的功耗可以更低、更好预测、更加对称。

本发明的低功耗动态随机存储器，其特征包括一个命令块，具有存储块的存储器核心，至少两个数据读写通道，一个输入和输出块：

每个存储块至少具有第一子块和第二子块;其中第一子块存储块连接到数据读写通道中的第一个数据读写通道,第二子块存储块连接到数据读写通道中的第二个数据读写通道；

数据读写通道在存储器核心和输入和输出块之间传输数据，其中命令块驱动命令信号操作存储器内核、数据读写通道和输入和输出块；

第一子块第二子块位于nxn阵列中,其中n是一个偶数,其中第一子块位于阵列的前半部分,其中第二子块位于阵列的后半部分；

命令块沿阵列的第1侧布置，输入和输出块沿阵列的第2侧布置，其中第1侧和第2侧位于阵列的相对位置；

第一数据读写通道在阵列的前半部分之间布线，第二数据读写通道在阵列的后半部分之间布线；

每个存储块的第一子块和第二子块位于阵列中，位于阵列中心位置的左右对称的位置；

对于存储器读出的数据而言，数据字有第一范围字节,第二范围字节,第三范围字节,第四范围字节,其中第一输入和输出块处理第一范围字节,第二输入和输出块处理第二范围字节,第三输入和输出块处理第三范围字节,第四输入和输出块处理第四范围字节。其中第一数据读写通道连接到第一输入和输出块和第二输入和输出块，第二数据读写通道连接到第三输入和输出块和第四输入和输出块。

对于写入到存储器的数据而言，存储器的数据从输入和输出块输入，通过数据读写通道到某一个存储块。数据可以分为第一组和第二组数据,其中第一组数据存储在某个特定存储块的第一子块,第二组数据存储在某个特定存储块的第二子块。

以下具体披露本发明的具体结构。

一种动态随机存储器的架构，包括一个命令块，具有存储块的存储器，其特征是每个存储块至少具有第一子块和第二子块；

还包括至少两个数据读写(drw)通道,其中第一子块存储块连接到至少两个数据读写通道中的第一个数据读写通道,和其中的第二子块存储块连接到至少两个数据读写通道中的第二个数据读写通道；

以及一个输入和输出(dq)块，其中至少两个数据读写通道在存储器核心和dq块之间传输数据，其中命令块驱动命令信号操作存储器内核、数据读写通道和dq块。

所述的存储器的存储块中，第一子块第二子块位于nxn阵列中,其中n是一个偶数,其中第一子块位于阵列的前半部分,其中第二子块位于阵列的后半部分。

所述的命令块沿阵列的第1侧布置，其中dq块沿阵列的第2侧布置，其中第1侧和第2侧位于阵列的对立面。

所述的第一数据读写通道在阵列的前半部分之间布线，第二数据读写通道在阵列的后半部分之间布线。

所述的存储块的第一子块和第二子块位于阵列中，位于阵列中心位置的左右对称的位置。

所述的dq块沿阵列的第2侧布置。

所述的其中数据字有第一范围字节,第二范围字节,第三范围字节,第四范围字节,其中第一dq块处理第一范围字节,第二dq块处理第二范围字节,第三dq块处理第三范围字节,第四dq块处理第四范围字节。其中第一数据读写通道连接到第一dq块和第二dq块，第二数据读写通道连接到第三dq块和第四dq块。

数据从dq块输入，通过数据读写通道到某一个存储块。数据可以分为第一组和第二组数据,其中第一组数据存储在某个特定存储块的第一子块,第二组数据存储在某个特定存储块的第二子块。

本发明的每个存储块的第一子块和第二子块位于阵列中心位置的左右对称的位置，使得输入输出块访问每个存储块的距离基本相同，最终不同存储块的数据读写命令的功耗可以更低、更好预测、更加对称。

附图说明

附图1是本发明具有存储子块的存储器框图。

附图2是本发明具有多存储块的存储器的一个实施例的框图。

附图3是本发明的带有多存储子块的存储器一个实施例框图。

附图4是本发明的具有多存储块的存储器的附加实施例框图。

附图5是本发明的带有存储子块的存储器的另一个实施例。

附图6是本发明的存储器的数据通路。

具体实施方式

实施例一

在以下实施例的详细描述中，引用了本文件中的附图，这些附图是特定的可以实践的实施例。

一种动态随机存储器的架构，如dram，包括具有多个存储块的区域。这些存储块的区域可以称为存储核心。通常数据读/写总线可以是单独的数据读（dr）线和数据写（dw）线，或多路复用数据读写（drw）线。

一种动态随机存储器的架构，包括一个命令块，具有存储块的存储器，其特征是每个存储块至少具有第一子块和第二子块；

还包括至少两个数据读写(drw)通道,其中第一子块存储块连接到至少两个数据读写通道中的第一个数据读写通道,和其中的第二子块存储块连接到至少两个数据读写通道中的第二个数据读写通道；

以及一个输入和输出(dq)块，其中至少两个数据读写通道在存储器核心和dq块之间传输数据，其中命令块驱动命令信号操作存储器内核、数据读写通道和dq块。

所述的存储器的存储块中，第一子块第二子块位于nxn阵列中,其中n是一个偶数,其中第一子块位于阵列的前半部分,其中第二子块位于阵列的后半部分。

所述的命令块沿阵列的第1侧布置，其中dq块沿阵列的第2侧布置，其中第1侧和第2侧位于阵列的对立面。

所述的第一数据读写通道在阵列的前半部分之间布线，第二数据读写通道在阵列的后半部分之间布线。

所述的存储块的第一子块和第二子块位于阵列中，位于阵列中心位置的左右对称的位置。

所述的dq块沿阵列的第2侧布置。

所述的其中数据字有第一范围字节,第二范围字节,第三范围字节,第四范围字节,其中第一dq块处理第一范围字节,第二dq块处理第二范围字节,第三dq块处理第三范围字节,第四dq块处理第四范围字节。其中第一数据读写通道连接到第一dq块和第二dq块，第二数据读写通道连接到第三dq块和第四dq块。

数据从dq块输入，通过数据读写通道到某一个存储块。数据可以分为第一组和第二组数据,其中第一组数据存储在某个特定存储块的第一子块,第二组数据存储在某个特定存储块的第二子块。

一个典型的dram可以包含八个或更多的存储块，例如块0、块1等。存储器核心由8个或8个以上的存储块组成。每个块可以包括位线、字线、存储单元、位线检测放大器、局部和全局行解码器、列解码器等。每个存储块都可以响应对该存储块的数据读/写命令。

图1是本发明具有存储子块的存储器框图。本发明的存储器包括一个命令块10，内存核心12，数据读写通道22和24，以及输入/输出（dq）14。数据读写通道22和24是多路复用数据读写总线。

命令和地址块10还可以包含测试逻辑16和20，命令和地址逻辑18。测试逻辑16和20包含用于测试各自存储器的内部测试模式控制电路。命令和地址逻辑18包含为各自的存储器处理命令和地址的电路。

存储核心12包括八个储存块：存储块0,1,2,3,4,567。0-7的每个存储块可以包括一个第一子块和一个第二子块。0-7存储块的第一子块和第二子块分别通过数据读写通道22和24与dq块14相连。0-7存储块的半个子块按4x4阵列排列。0-7存储块的第一子块布置在4x4阵列的上半部分，即阵列的第1行和第2行。0-7存储块的第二子块布置在4x4阵列的下半部分，即阵列的第3行和第4行。数据读写通道22在4x4阵列的第1行和第2行之间布线，连接存储块0-7的第一子块到dq块14。数据读写通道24在4x4阵列的第3行和第4行之间布线，连接到存储块0-7的第二子块到dq块14。

如果要将子块阵列扩展为nxn子块阵列，则每两行子块可以连接到不同的数据读写通道。每个数据读写通道可以位于nxn阵列的每两行之间，因此上子块和下子块到各自的数据读写通道的距离基本相同。通过使访问每个存储块的距离基本相同，在不同存储块的数据读写命令的功耗可以更好预测和更加对称。

0-7存储块的前半块和后半块分别排列在相对于dq块14的阵列中，使访问每个存储块的相对距离在不同存储块之间的差异并不大。对于一个4x4的子块阵列，如果某个存储块的一个子块位于阵列的第一列，那么该存储块的第二个子块将位于第四列。如果某个存储块的子块位于阵列的第二列，那么该存储块的其他子块将位于第三列。每个存储块的2个子块位于阵列的中心对称位置。

例如存储块0的第一子块位于阵列的第一列，存储块0的第二子块位于阵列的第四列(或最后一列)中。当将数据读入存储块0时，同时访问存储块0的两个子块。可以通过数据读/写通道22读取第一子块的部分数据，通过数据读/写通道24读取第二子块的部分数据。由于数据读写通道22和24物理位置的两侧都有子块，每个子块到各自数据读写通道22和24的距离都相同。从而实现无论哪一个存储块被访问，功耗都是相似的。因为存储核心12中的每个存储块到dq块14的总距离都是相似的。

在没有上述方案的极端情况下，如果存储块0的第一子块和第二子块都在列1中，与不在第一列的其他存储块相比，数据必须通过数据读写通道22和24上最远的距离才能将数据传入/取出存储块0。如果存储块0的第一子块和第二子块都在列4,相对于其他不在第四列的存储块7，这些子块必须通过数据读写通道上最短的距离将数据传入/取出存储块0。由于这些不同的距离，使得存储块0与存储块7的因为数据传入/取出产生的传输功耗有很大的不同，导致功耗不对称。

存储核心12可进一步包括模拟块40，以提供各种参考电压给储存块0-7和数据读/写通道22和24。模拟电路块40可包括存储器的典型元件，包括电压发生器、检测器、其他电源产生电路、钳位电路等。根据存储器的设计和规范，模拟块40可以提供存储器的其他功耗要求。

在这方面具有普通技能的人即可理解任何数量的存储块和/或任何规模的子块均可适用于本发明。为了帮助理解这项发明，八个存储块，每个有两个半块，被描述以传达本发明的概念。然而，其他数量的存储块和/或任何数量的子块均可用于本发明。例如可以使用16个存储块，每个存储块有4个子块(即1/4的子块)。存储块和/或子块数量的其他变化也是包括在本发明中。此外，子块的阵列大小同样可以扩展到nxn阵列，其中n可以是偶数。数据读写通道可以在每两行子块之间布线连接到dq。

数据读写通道22和24在dq块14和存储块0-7之间传输数据。dq块14包括dq控制块32和dq块28、30、34和36。dq块28、30、34和36分别包含特定字节单元的数据输入和输出电路。dq控制块32可以控制对dq块的28、30、34和36的全局写（数据写入）和读取(数据输出)时序。因此，dq块28、30、34和36可以遵循来自命令块18的控制信号。每一个dq块28、30、34和36包括数据输入/输出缓冲器，这些缓冲器由dq控制块32的控制信号控制的。dq块28、30、34和36被分配到不同的字节数。

例如，存储器支持32位i/o读写数据的接口，即4字节的数据，每个字节都有相应的dq块支持。dq块28提供了与4字节数据字中的24-31位相关的电路和焊盘。dq块30提供与4字节数据字中的8-15位相关的电路和焊盘。dq块34提供了与4字节数据中的0-7位相关的电路和焊盘。dq块36提供了与4字节数据字的16-23位相关的电路和焊盘。特别地，dq块28、30、34和36包括它们各自字节的i/o相关电路，包括输出驱动器、焊盘、电源和输出控制逻辑、其它与dq块的各自字节相关的电路。

因此，每个dq块28、30、34和36负责4字节字的一个字节。dq块28、30、34和36的物理位置非常重要，以使得功耗最小化。0-7存储块的第一子块与dq块28和30相连，使得任何数据字的24-31位和8-15位只存储在0-7存储块的第一子块中。此外，由于存储块0-7的第一子块的位置在存储核心12的上半部分，因此dq块28和30也可以位于dq块14的上半部分，从而允许更多的信号线直接连接到数据读写通道22。同样的，0-7存储块第二子块连接到dq块34和36，使得任何数据字的16-23和0-7位只存储在0-7存储块的第二子块中。此外，由于存储块0-7第二子块的位置都在存储核心12的下半部分，dq块34和36也位于dq块14的下半部分，以允许更多的信号线直接连接到数据读写通道24。

dq块14由dq块28、30、34、36组成，位于存储器核心12的一侧。通过将dq块14放在一边，可以将对称设计应用到子块，从而使得跨越不同的存储块的读写功耗对称。通常命令块10可以位于dq块14的对面。但是从本发明中也可以看到不同的配置。例如，dq块14可以位于当前dq块14的垂直位置。或者可以将dq块14分割为两个相对部分，以使dq块28和30位于存储核心12的一侧，而dq块34和36位于存储核心12的另一侧。

图2是本发明具有多存储块的存储器的另一个实施例的框图。根据本发明，命令和地址（ca）块10和dq块14可以位于相对于存储核心12的不同位置。例如，可以将dq块14和命令块10的功能合并为命令和dq块14c，它们位于存储核心12的一侧。子块可以分为两组，一组位于存储核心12a，另一组位于存储核心12b。由于命令和dq块14c被布置在数据读写通道22和24的一端，通过布置子块在存储核12a和12b的列方向上的位置(或者行方向上的位置，取决于数据读写通道22和24以及dq块14c的方向)，存储块到命令和dq块14c大致有相同的距离。

图3是本发明的带有多存储子块的存储器另一个实施例框图。在本发明的其他实施例中，命令块10和dq块14可以位于存储核心12的中间，数据读写通道22和24在命令块10和dq块14的两侧。因为dq块14被放置在存储核心的中央，通过布置子块在列方向上的位置(或者行方向上的的位置，取决于数据读写通道22和24以及dq块14相对存储核心的方向)，存储块到dq块14大致有相同的距离。子块可以分为两组，一组位于存储核心12a，另一组位于存储核心12b。

图4是本发明的具有多存储块的存储器的附加实施例框图。按照本发明，命令块10和dq块14可以相对存储器核心12有不同位置。例如，相对于存储核心12,dq块14和命令块10可以位于同一侧。dq块14可以分为两个不同的块dq块14a和dq块14b，其中dq块14a接收来自数据读写通道22的数据或者将数据输出到数据读写通道22，dq块14b接收来自数据读写通道的数据或者将数据输出到数据读写通道24。命令块10可以与dq块和放在同一侧，在dq块14a和14b之间。由于dq块14a和14b被布置在数据读写通道22和24的一端，因此可以布置子块在列方向上的位置(或者行方向上的位置，取决于数据读写通道以及dq块14a和14b的方向)，将存储块到dq块14a和14b的距离设置为大致相同。子块可以分为两组，一组位于存储核心12a，另一组位于存储核心12b。

正如一个在这个方向上拥有普通技能的人所理解的，基于本发明的存储器的物理布局实施例有很多。上述实施例不是为了以任何方式加以限制，仅用于突出在本发明展示的那些实施例。

图5是本发明的带有存储子块的存储器的另一个实施例。在lpddr4存储核心中，存储核心有四个不同的区域41a-41d。存储核心41a-41d可以分为两组，一组存储核心41a和41b，另一组存储核心41c和41d。对于每组存储核心，都有dq块和一个命令和地址块，用于向每组存储核心写入数据或从每组存储核心读取数据。特别是dq块44a通过数据读写通道43a读写数据到存储器核心41a;dq块44b通过数据读写通道43b读写数据到存储核心41b;命令和地址块46a用于控制和操作dq块44a和44b以及存储核心41a和41b。此外，dq块44c通过数据读写通道43c读写数据到存储核心41c;dq块44d通过数据读写通道43d读写数据到存储器核心41d;命令和地址块46b控制和操作dq块44c和44d，存储核心41c和41d。如图所示，本发明可以扩展到任意数量的存储核心、dq块、以及命令和地址块。本实施例仅仅是基于本发明的存储器的各种配置的例子。

图6是本发明的存储器的数据路径。命令块10包括命令和地址块160、行地址选择器162、块控制逻辑164、列地址计数器和锁存块166。关于数据的命令和地址可以输入到命令和地址块160。数据的地址被传输到存储核心12，通过行地址选择器162、块控制逻辑164和列地址计数器/锁存器166从存储核心12读取或写入数据。行地址选择器162、块控制逻辑164和列地址计数器/锁存器166可以通过激活其中一个存储块0-7来存储数据或从中读取数据，从而对存储核心12进行操作。

虽然本发明已经对某些实施例进行了描述，但需要理解的是，本发明并不局限于这些实施例。相反，本发明应被理解和解释在其最广泛的意义，正如权利要求所反映的。因此，这些权利要求应该理解为不仅包括在这里描述的设备、方法和系统，所有其他的和进一步的改变和修改，对于在这方面有普通技能的人而言，都是显而易见的。