存储装置的制作方法

本申请享有以日本专利申请2017-180935号(申请日：2017年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

实施方式涉及一种存储装置。

背景技术：

mram(magnetoresistiverandomaccessmemory，磁阻式随机存取存储器)是使用具有磁阻效应(magnetoresistiveeffect)的磁性元件作为存储信息的存储单元的存储装置。mram作为以高速动作、大容量、非易失性为特征的新一代存储装置而备受关注。另外，mram取代dram(dynamicrandomaccessmemory，动态随机存取存储器)及sram(staticrandomaccessmemory，静态随机存取存储器)等易失性存储器的研究及开发正在推进。在这种情况下，理想的是，通过与dram及sram相同的规格来使mram动作，由此抑制开发成本并顺利实现取代。

技术实现要素：

实施方式提供一种高品质的存储装置。

实施方式的存储装置具备存储单元、前置放大器及读出放大器。前置放大器是通过对第1路径流通与所述存储单元相关的第1电流，对与所述第1路径电分离的第2路径流通与所述第1电流相关的第2电流，而进行产生第1电压的第1读取，对进行过所述第1读取的所述存储单元进行第1数据的写入，并且通过对所述第1路径流通与写入有所述第1数据的所述存储单元相关的第3电流，对所述第2路径流通与所述第3电流相关的第4电流，而进行产生第2电压的第2读取。读出放大器是基于所述第1电压及所述第2电压，对在进行所述第1读取时存储至所述存储单元的数据进行判定。

附图说明

图1是表示包含第1实施方式的存储装置的存储器系统的框图。

图2是表示第1实施方式的存储装置的存储器阵列的电路图。

图3是表示第1实施方式的存储装置的存储单元的基本构成的图。

图4是表示第1实施方式的存储装置的读出放大器/写入驱动器的框图。

图5是表示第1实施方式的存储装置的前置放大器的电路图。

图6是表示第1实施方式的存储装置的读出放大器的电路图。

图7是表示包含第1实施方式的存储装置的存储器系统的读取动作的流程图。

图8是第1实施方式的存储器系统的读取动作时的波形图。

图9是表示第1读取动作中的第1实施方式的存储装置的前置放大器的动作的电路图。

图10是表示写入动作中的第1实施方式的存储装置的前置放大器的动作的电路图。

图11是表示第2读取动作中的第1实施方式的存储装置的前置放大器的动作的电路图。

图12是表示包含第1实施方式的存储装置的存储器系统的读取动作时的单元电流与电压的关系的图。

图13是表示第1实施方式的比较例的存储装置的前置放大器的电路图。

图14是表示第1读取动作中的第1实施方式的比较例的存储装置的前置放大器的动作的电路图。

图15是表示第2读取动作中的第1实施方式的比较例的存储装置的前置放大器的动作的电路图。

图16是表示包含第1实施方式的比较例的存储装置的存储器系统的读取动作时的单元电流与电压的关系、以及包含第1实施方式的存储装置的存储器系统的读取动作时的单元电流与电压的关系的图。

图17是表示第2实施方式的存储装置的读出放大器/写入驱动器的框图。

图18是表示第2实施方式的存储装置的前置放大器的电路图。

图19是第2实施方式的存储器系统的读取动作时的波形图。

图20是表示第1读取动作中的第2实施方式的存储装置的前置放大器的动作的电路图。

图21是表示写入动作中的第2实施方式的存储装置的前置放大器的动作的电路图。

图22是表示第2读取动作中的第2实施方式的存储装置的前置放大器的动作的电路图。

图23是表示包含第2实施方式的存储装置的存储器系统的读取动作时的单元电流与电压的关系的图。

图24是表示第2实施方式的比较例的存储装置的前置放大器的电路图。

图25是表示第1读取动作中的第2实施方式的比较例的存储装置的前置放大器的动作的电路图。

图26是表示第2读取动作中的第2实施方式的比较例的存储装置的前置放大器的动作的电路图。

图27是表示包含第2实施方式的比较例的存储装置的存储器系统的读取动作时的单元电流与电压的关系、以及包含第2实施方式的存储装置的存储器系统的读取动作时的单元电流与电压的关系的图。

图28是表示第3实施方式的存储装置的前置放大器的电路图。

图29是表示第3实施方式的存储装置的前置放大器中控制存储v1st的节点与存储v2nd的节点的连接的开关的电路图。

图30是第3实施方式的存储器系统的读取动作时的波形图。

图31是表示第1读取动作中的第3实施方式的存储装置的前置放大器的动作的电路图。

图32是表示第1读取动作中的第3实施方式的存储装置的前置放大器的动作的电路图。

图33是表示写入动作中的第3实施方式的存储装置的前置放大器的动作的电路图。

图34是表示第2读取动作中的第3实施方式的存储装置的前置放大器的动作的电路图。

图35是表示包含第3实施方式的比较例的存储装置的存储器系统的读取动作时的电压、以及包含第3实施方式的存储装置的存储器系统的读取动作时的电压的图。

图36是表示第3实施方式的变化例1的存储装置的前置放大器中控制存储v1st的节点与存储v2nd的节点的连接的开关的电路图。

图37是第3实施方式的变化例1的存储器系统的读取动作时的波形图。

图38是表示第3实施方式的变化例2的存储装置的前置放大器中控制存储v1st的节点与存储v2nd的节点的连接的开关的电路图。

图39是第3实施方式的变化例2的存储器系统的读取动作时的波形图。

图40是表示第3实施方式的变化例3的存储装置的前置放大器中控制存储v1st的节点与存储v2nd的节点的连接的开关的电路图。

图41是第3实施方式的变化例3的存储器系统的读取动作时的波形图。

图42是表示第3实施方式的变化例4的存储装置的前置放大器中控制存储v1st的节点与存储v2nd的节点的连接的开关的电路图。

图43是第3实施方式的变化例4的存储器系统的读取动作时的波形图。

图44是表示第4实施方式的存储装置的前置放大器的电路图。

图45是表示第1读取动作中的第4实施方式的存储装置的前置放大器的动作的电路图。

图46是表示第1读取动作中的第4实施方式的存储装置的前置放大器的动作的电路图。

图47是表示写入动作中的第4实施方式的存储装置的前置放大器的动作的电路图。

图48是表示第2读取动作中的第4实施方式的存储装置的前置放大器的动作的电路图。

图49是表示第5实施方式的存储装置的前置放大器的电路图。

图50是第5实施方式的存储器系统的读取动作时的波形图。

图51是表示第1读取动作中的第5实施方式的存储装置的前置放大器的动作的电路图。

图52是表示第1读取动作中的第5实施方式的存储装置的前置放大器的动作的电路图。

图53是表示写入动作中的第5实施方式的存储装置的前置放大器的动作的电路图。

图54是表示第2读取动作中的第5实施方式的存储装置的前置放大器的动作的电路图。

图55是表示第6实施方式的存储装置的前置放大器的电路图。

图56是表示第1读取动作中的第6实施方式的存储装置的前置放大器的动作的电路图。

图57是表示第1读取动作中的第6实施方式的存储装置的前置放大器的动作的电路图。

图58是表示写入动作中的第6实施方式的存储装置的前置放大器的动作的电路图。

图59是表示第2读取动作中的第6实施方式的存储装置的前置放大器的动作的电路图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同的符号，且只在必要情况下才进行重复说明。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置及方法的，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等特定为下文所述情况。实施方式的技术思想能够在权利要求范围内进行各种变更。

各功能区块能够以硬件、计算机软件中的任一个或它们的组合的形式来实现。因此，对于各区块，以下总体从各自的功能的观点出发进行说明，以明确它们的实现方式可以是所述任一种。这种功能究竟是以硬件的形式加以执行还是以软件的形式加以执行，取决于具体的实施态样或对系统整体施加的设计制约。业者应当明白，在每种具体实施态样中，都能够以各种方法来实现这些功能，这种实现的决定包含在本发明的范畴内。

在下述各实施方式中，对在存储器阵列中应用mram的情况进行说明。

＜1＞第1实施方式

＜1-1＞构成

＜1-1-1＞存储器系统的构成

使用图1，对第1实施方式的存储器系统(memorysystem)1的基本构成概略性地进行说明。存储器系统1具备存储装置(memorydevice)10及存储控制器(memorycontroller)20。

＜1-1-2＞存储控制器的构成

存储控制器20从个人计算机等主机(外部机器)2接收命令，而从存储装置10读取数据，或向存储装置10写入数据。

存储控制器20具备主机接口(hostinterface(i/f))21、数据缓冲器(databuffer)22、寄存器(register)23、cpu(centralprocessingunit，中央处理器)24、装置接口(deviceinterface(i/f))25及ecc(errorcorrectingcode，错误校正码)电路26。

主机接口21与主机2连接。经由该主机接口21，在主机2与存储器系统1之间进行数据收发等。

数据缓冲器22连接于主机接口21。数据缓冲器22接收经由主机接口21从主机2发送到存储器系统1的数据，并临时存储该数据。另外，数据缓冲器22临时存储从存储器系统1经由主机接口21发送到主机2的数据。数据缓冲器22可以是易失性存储器，也可以是非易失性存储器。

寄存器23例如为易失性存储器，存储通过cpu24而执行的设定信息、指令及状态等。寄存器23可以是易失性存储器，也可以是非易失性存储器。

cpu24负责存储器系统1整体的动作。cpu24按照例如从主机2接收到的指令而对存储装置10执行特定处理。

装置接口25在存储控制器20与存储装置10之间进行各种信号等的收发。

ecc电路26经由数据缓冲器22，而接收从主机2接收到的写入数据。然后，ecc电路26对写入数据附加错误校正码。ecc电路26将附加有错误校正码的写入数据供给至例如数据缓冲器22或装置接口25。

另外，ecc电路26接收经由装置接口25从存储装置10供给来的数据。该数据是存储器阵列11的存储单元中存储的数据。ecc电路26判定从存储装置10接收到的数据是否存在错误。ecc电路26在判定为所接收到的数据存在错误的情况下，对所接收到的数据使用错误校正码进行错误校正处理。然后，ecc电路26将经错误校正处理后的数据供给至例如数据缓冲器22、装置接口25等。

＜1-1-3＞存储装置的构成

第1实施方式的存储装置10具备存储器阵列11、读出放大器/写入驱动器12、列解码器13、字线驱动器14、行解码器15、io电路16、控制器17及指令地址输入电路18。

从存储控制器20向指令地址输入电路18输入各种外部控制信号，例如，芯片选择信号cs、时钟信号ck、时钟使能信号cke及指令地址信号ca等。指令地址输入电路18将指令地址信号ca传送至控制器17。

控制器17识别指令及地址。控制器17控制存储装置10。

存储器阵列11为mram，由多个存储单元mc呈矩阵状二维配置而成。各存储单元mc包含mtj(magnetictunneljunction，磁性隧道结)元件30(未图示)及选择晶体管31(未图示)。mtj元件30是能够通过电阻状态的变化而存储数据，且能够通过电流而重写数据的磁性隧道接合元件。选择晶体管31是与mtj元件30对应而设置，以在对所对应的mtj元件30流通电流时成为导通状态的方式构成。此外，也可以将mtj元件记作电阻变化元件。

多条字线wl在行方向上延伸，多条位线bl在列方向上延伸。而且，字线wl及位线bl是以相互交叉的方式布线。相邻2条位线bl组成一对，存储单元mc是对应于字线wl与位线对(在本实施方式中，为了方便起见而称之为位线bl及源极线sl)的交点而设置。各存储单元mc的mtj元件30及选择晶体管31串联连接于位线bl与源极线sl之间(位线对之间)。另外，选择晶体管31的栅极连接于字线wl。

字线驱动器14至少沿着存储器阵列11的一边而配置。另外，字线驱动器14是以在数据读取或数据写入时对字线wl施加电压的方式构成。

行解码器15对从指令地址输入电路18供给来的指令地址信号ca的地址进行解码。更具体来说，行解码器15将经解码后的行地址供给至字线驱动器14。由此，字线驱动器14能够对选择字线wl施加电压。

列解码器13对从指令地址输入电路18供给来的指令地址信号ca的地址进行解码。列解码器13将经解码后的列地址供给至读出放大器/写入驱动器12。

读出放大器/写入驱动器12具备读出放大器及写入驱动器。读出放大器/写入驱动器12至少沿着存储器阵列11的一边而配置。读出放大器经由全局位线gbl而连接于位线bl，通过对连接于选择字线wl的存储单元mc中流通的电流进行检测，而读取存储单元mc中存储的数据。写入驱动器经由全局位线gbl而连接于位线bl，或经由全局源极线gsl而连接于源极线sl。而且，写入驱动器在向选择存储单元mc写入数据时，对连接于选择字线wl的选择存储单元mc流通电流。

另外，读出放大器/写入驱动器12具备未图示的页缓冲器。页缓冲器例如为易失性存储器，存储通过读出放大器而读取的数据、或经由io电路16而传送来的写入数据。

读出放大器/写入驱动器12与数据线dq之间的数据交换是经由io电路16而进行。

＜1-1-4＞存储器阵列

接下来，使用图2，对第1实施方式的存储装置的存储器阵列的具体构成进行说明。如上所述，存储器阵列11是由多个存储单元mc呈矩阵状排列而构成。具体来说，在存储器阵列11中，设置有多条字线wl0～wli－1(i：2以上的整数)、多条位线bl0～blj－1及多条源极线sl0～slj－1(j：2以上的整数)。

存储单元mc包含mtj元件30及选择晶体管31。选择晶体管31例如由n信道mosfet(metaloxidesiliconfieldeffecttransistor，金属氧化物半导体场效应晶体管)构成。

mtj元件30的一端连接于位线bl，另一端连接于选择晶体管31的漏极。选择晶体管31的栅极连接于字线wl，源极连接于源极线sl。

＜1-1-5＞存储单元

接着，使用图3，对第1实施方式的存储装置的存储单元概略性地进行说明。

如图3所示，利用tmr(tunnelingmagnetoresistive，隧道磁电阻)效应的mtj元件30具有由两层强磁性层f、p及夹在它们之间的非磁性层(隧道绝缘膜)b构成的积层构造，通过由自旋偏极隧道效应造成的磁阻变化而存储数字数据。mtj元件30通过两层强磁性层f、p的磁化排列，能够获得低电阻状态及高电阻状态。例如，如果将低电阻状态定义为“0”数据，将高电阻状态定义为“1”数据，那么能够在mtj元件30中记录1比特数据。当然，也可以将低电阻状态定义为“1”数据，将高电阻状态定义为“0”数据。

例如，mtj元件30是将固定层(钉扎层)p、隧道势垒层b、记录层(自由层)f依次积层而构成。接脚层p是磁化排列方向被固定的层，自由层f是磁化排列方向可以变化的层，通过其磁化方向而存储数据。接脚层p及自由层f由强磁性体构成，隧道势垒层b由绝缘膜构成。

具体来说，自由层f可以使用例如钴铁硼(cofeb)或硼化铁(feb)等。接脚层p可以使用例如钴铂(copt)、钴镍(coni)或钴钯(copd)等。隧道势垒层b由非磁性材料构成，可以使用非磁性金属、非磁性半导体、绝缘体等。隧道势垒层b可以使用例如氧化镁(mgo)或氧化铝(al2o3)等。

如果在写入时朝着箭头a1的方向流通电流，那么自由层f的磁化方向相对于接脚层p的磁化方向成为反平行状态(ap状态)，而成为高电阻状态(“1”数据)。也可以将这种写入动作记作“1”写入动作。如果在写入时朝着箭头a2的方向流通电流，那么接脚层p与自由层f各自的磁化方向成为平行状态(p状态)，而成为低电阻状态(“0”数据)。也可以将这种写入动作记作“0”写入动作。这样一来，mtj元件能够通过流通电流的方向而写入不同的数据。

所述“磁化方向可以变化”是指磁化方向会相对于特定的写入电流而改变。另外，所述“磁化方向固定”是指磁化方向不会相对于特定的写入电流而改变。

＜1-1-6＞读出放大器/写入驱动器

使用图4，对第1实施方式的存储装置的读出放大器/写入驱动器12进行说明。

如图4所示，读出放大器/写入驱动器12具备多个读出电路100。多个读出电路100是针对每条位线(全局位线)而设置。而且，多个读出电路100分别具备前置放大器110及读出放大器(sa)120。

前置放大器110经由位线对存储单元mc供给电流(单元电流)，并存储基于单元电流的电压v1st及v2nd。

读出放大器120基于前置放大器110中存储的电压v1st及v2nd，对数据(do、dob)进行判定。

＜1-1-6-1＞前置放大器的构成

接下来，使用图5，对第1实施方式的存储装置的前置放大器110的构成进行说明。

如图5所示，前置放大器110具备pmos(p-channelmetaloxidesemiconductor，p信道金属氧化物半导体)晶体管m1、m2及m5、nmos(n-channelmetaloxidesemiconductor，n信道金属氧化物半导体)晶体管m3、m4、m6、m7及m8、电容c1及c2。

晶体管m1的一端被施加电源电压vdd，另一端及栅极电极连接于节点n1。

晶体管m2的一端被施加电源电压vdd，另一端连接于节点n5，栅极电极连接于节点n1。

晶体管m1及晶体管m2作为电流镜而发挥功能。

晶体管m3的一端连接于节点n1，另一端连接于节点n2，栅极电极被供给信号vclamp。

晶体管m4的一端连接于节点n2，另一端连接于位线(全局位线)，栅极电极被供给信号ren。

晶体管m5的一端连接于节点n5，另一端连接于节点n6，栅极电极被供给信号sw1b。

晶体管m6的一端连接于节点n5，另一端连接于节点n6，栅极电极被供给信号sw1p。

晶体管m5及晶体管m6作为一个开关而发挥功能。

晶体管m7的一端连接于节点n5，另一端被施加接地电压vss，栅极电极连接于节点n6。

晶体管m8的一端连接于节点n5，另一端被施加接地电压vss，栅极电极被供给信号vshft。

关于电容c1，一端连接于节点n6，另一端被施加接地电压vss。

关于电容c2，一端连接于节点n5，另一端被施加接地电压vss。

节点n5的电位作为v2nd被供给至读出放大器120。晶体管m2、m7及m8、节点n5、以及电容c2可以看作是v2nd产生部。

节点n6的电位作为v1st被供给至读出放大器120。晶体管m2、m5、m6及m7、节点n6、以及电容c1可以看作是v1st产生部。

关于前置放大器110的动作将在下文进行叙述。

＜1-1-6-2＞读出放大器放大器的构成

接下来，使用图6，对第1实施方式的存储装置的读出放大器120的构成进行说明。

如图6所示，读出放大器120具备pmos晶体管m9、m10、m11、m12、m13及m14、nmos晶体管m15、m16、m17、m18、m19、m20、m21及m22。

晶体管m9的一端被施加电源电压vdd，另一端连接于节点n7，栅极电极被供给信号latpb。

晶体管m10的一端连接于节点n7，另一端连接于节点n8，栅极电极连接于节点n9。

晶体管m11的一端连接于节点n7，另一端连接于节点n9，栅极电极连接于节点n8。

晶体管m12的一端连接于节点n8，另一端连接于节点n9，栅极电极被供给信号sen。

晶体管m13的一端被施加电源电压vdd，另一端连接于节点n8，栅极电极被供给信号sen。

晶体管m14的一端被施加电源电压vdd，另一端连接于节点n9，栅极电极被供给信号sen。

晶体管m15的一端连接于节点n8，另一端连接于节点n10，栅极电极连接于节点n9。

晶体管m16的一端连接于节点n10，另一端连接于节点n13，栅极电极经由节点n12而被供给信号sen2。

晶体管m17的一端连接于节点n10，另一端被施加接地电压vss，栅极电极被供给信号latn。

晶体管m18的一端连接于节点n9，另一端连接于节点n11，栅极电极连接于节点n8。

晶体管m19的一端连接于节点n11，另一端连接于节点n14，栅极电极经由节点n12而被供给信号sen2。

晶体管m20的一端连接于节点n11，另一端被施加接地电压vss，栅极电极被供给信号latn。

晶体管m21的一端连接于节点n13，另一端被施加接地电压vss，栅极电极被供给信号v1st。

晶体管m22的一端连接于节点n14，另一端被施加接地电压vss，栅极电极被供给信号v2nd。

节点n8的电位作为do而供给至io电路16。

节点n9的电位作为dob而供给至io电路16。

关于读出放大器120的动作将在下文进行叙述。

＜1-2＞动作

如上所述，第1实施方式的存储装置的mtj元件使用电阻值的变化，来存储数据。存储装置在读取这种mtj元件所存储的信息的情况下，对mtj元件流通读取电流(也记作单元电流)。然后，存储装置将mtj元件的电阻值转换成电流值或电压值，通过与参考值进行比较，能够判断出电阻状态。

然而，如果mtj元件的电阻差异不断增加，那么有“0”状态及“1”状态的电阻值分布的间隔变窄的可能性。因此，于在电阻值分布之间设定参考值并基于对比参考值的大小来判别mtj元件的状态的读取方式中，读取容限会显著减小。

因此，在第1实施方式中，对mtj元件的“0”状态及“1”状态中的一种电阻状态的信号信息(电流值或电压值)附加偏移信号信息，并将其当作参考信号。而且，对基于参考信号来判别mtj元件的初始状态的自参考读取方式进行说明。

接下来，对第1实施方式的存储器系统的读取动作进行说明。

＜1-2-1＞读取动作的概要

使用图7，对第1实施方式的存储器系统的读取动作的概要进行说明。

[步骤s1001]

存储控制器20从主机2接收到读取命令时，对存储装置10发布工作指令及读取指令。

存储装置10从存储控制器20接收到工作指令及读取指令时，对读取对象的存储单元进行第1读取动作(1stread)。前置放大器110通过该第1读取动作，而存储读取对象的存储单元的电阻状态作为电压信息(信号电压)v1st。

[步骤s1002]

存储装置10对成为第1读取动作的对象的存储单元进行“0”写入动作(write“0”)。由此，成为第1读取动作的对象的存储单元被重写成“0”数据。该动作为了产生下述v2nd，而使存储单元成为基准状态(这里为“0”)。也就是说，该写入动作也可以记作基准化动作。

[步骤s1003]

存储装置10对成为第1读取动作的对象的存储单元进行第2读取动作(2ndread)。前置放大器110通过该第2读取动作，而产生电压信息(信号电压)v2nd。

[步骤s1004]

读出放大器120基于由步骤s1003产生的v2nd，而判定由步骤s1001产生的v1st的结果。具体来说，读出放大器120通过将v1st与v2nd加以比较，而判定存储单元中存储的数据。

＜1-2-2＞读取动作的详细情况

参照图8的波形图，对第1实施方式的存储器系统的读取动作的详细情况进行说明。

[时刻t1]～[时刻t2]

控制器17在第1读取动作(步骤s1001)中，将信号ren、信号sw1p及信号vclamp设定为“h(high，高)”电平，将信号sw1b及信号vshft设定为“l(low，低)”(l＜h)电平。

由此，如图9所示，晶体管m3、m4、m5及m6成为接通(导通)状态。由此，节点n1经由位线(全局位线)、存储单元mc及源极线(全局源极线)而接地。结果，节点n1的电位降低，晶体管m1及m2成为接通状态。晶体管m1及m2作为二极管连接晶体管而驱动。

如果晶体管m1成为接通状态，那么晶体管m1对存储单元mc供给单元电流(icell_1st)。

晶体管m2基于节点n1的电位而驱动。因此，晶体管m2对节点n5供给单元电流(icell_1st)的复制电流(icopy_1st)。这里所说的复制电流是指参考单元电流(icell_1st)而获得的电流。换句话来说，表示与单元电流成正比的电流。也就是说，复制电流未必与单元电流的电流相同。例如，这里所说的复制电流的大小为单元电流的2倍或一半时，也同样地可以应用在本实施方式中。此外，关于下述说明中所使用的复制电流，所述情况也同样适应，因此在下文中将省略说明。

如上所述，晶体管m1及m2构成电流镜。

而且，节点n6的电位成为基于复制电流(icopy_1st)的电压信息(信号电压)v1st。

如上所述，前置放大器110经由以晶体管m1、m3及m4构成的第1电流路径，而对存储单元mc流通单元电流(icell_1st)。另外，前置放大器110经由以晶体管m2构成的第2电流路径，而对节点n6流通复制电流(icopy_1st)。该第1电流路径与第2电流路径电分离。

此外，晶体管m8成为断开(非导通)状态。

[时刻t2]～[时刻t3]

控制器17在“0”写入动作(步骤s1002)中，使信号ren及信号sw1p下降至“l”电平，使信号write0及信号sw1b上升至“h”电平。信号write0是与“0”写入动作相关的信号。在信号write0为“h”电平的情况下，写入驱动器进行“0”写入动作。

如图10所示，晶体管m1、m2、m4、m5、m6及m8成为断开状态。

由此，通过未图示的写入驱动器，对存储单元写入“0”数据。

[时刻t3]～[时刻t4]

控制器17在第2读取动作(步骤s1003)中，使信号ren及信号vshft上升至“h”电平，使信号write0下降至“l”电平。

由此，如图11所示，晶体管m3及m4成为接通状态。由此，节点n1经由位线(全局位线)、存储单元mc及源极线(全局源极线)而接地。结果，节点n1的电位降低，晶体管m1及m2成为接通状态。晶体管m1及m2作为二极管连接晶体管而驱动。

如果晶体管m1成为接通状态，那么晶体管m1对存储单元mc供给单元电流(icell_2nd)。

晶体管m2基于节点n1的电位而驱动。因此，晶体管m2对节点n4供给单元电流(icell_2nd)的复制电流(icopy_2nd)。

另外，晶体管m7基于v1st而成为接通状态。

另外，晶体管m8基于vshft而成为接通状态。因此，晶体管m8供给偏移电流(icopy_shft)。

而且，节点n5的电位成为基于单元电流(icopy_2nd)、偏移电流(icopy_shft)及v1st的电压信息(信号电压)v2nd。

具体来说，如图12所示，在v1st的结果为表示0数据的v1st_0的情况下，v2nd成为低于v1st_0的v2nd_0。在v1st的结果为表示1数据的v1st_1的情况下，v2nd成为高于v1st_1的v2nd_1。在时刻t4，v1st_0及v2nd_0、v1st_1及v2nd_1分别产生能够读出数据的dv以上的差。

[时刻t4]～

控制器17在判定动作(步骤s1004)中，使信号ren下降至“l”电平，使信号sen2上升至“h”电平。另外，控制器17将信号latpb设定为“h”电平，将信号latn、信号sen设定为“l”电平。

在读出放大器120中，晶体管m12、m13、m14、m16、m18、m19、m21及m22成为接通状态。

由此，晶体管m21流通与v1st对应的电流i1st，晶体管m22流通与v2nd对应的电流i2nd。

通过将信号sen设定为“h”电平，晶体管m13及m14成为断开状态，来自晶体管m13及m14的电流供给被中断。由此，节点n8的电位基于电流i1st而决定。节点n9的电位基于电流i2nd而决定。由此，节点n8与节点n9之间产生电压差，通过晶体管m10、m11、m15及m18的正反馈，电压差猛然扩大。

由此，读出放大器120确定信号do及信号dob。

控制器17在判定动作(步骤s1004)结束后，使信号latpb下降至“l”电平，使信号latn上升至“h”电平。由此，读出放大器120的晶体管m9、m17及m20成为接通状态。由此，信号do及信号dob的电位差扩大至“h”电平及“l”电平。

＜1-3＞效果

根据所述实施方式，使用包含二极管连接晶体管的电流镜，进行了第1读取动作及第2读取动作。

以下，为了使所述实施方式容易理解，而对比较例进行说明。比较例中，对在第2读取动作中，给位线(全局位线)充电的晶体管作为定电流晶体管而驱动的情况进行说明。

图13表示比较例的存储装置的前置放大器。如图13所示，比较例的存储装置的前置放大器具备pmos晶体管m23、m24及m26、nmos晶体管m3、m4及m25、电容c3及c4。

如图14所示，在第1读取动作时，经由晶体管m23而供给单元电流icell_1st。结果，存储与存储单元的数据相应的电位v1st。

接着，如图15所示，在第2读取动作时，晶体管m24及m25成为断开状态。由此，晶体管m23作为定电流晶体管而供给单元电流icell_2nd。但是，在第1读取动作时的读取电流小而v1st大的情况下，位线充电的速度降低。结果，如图16所示，比较例中的第2读取动作所需的时间相比第1实施方式中的第2读取动作所需的时间，有可能会增加期间dt(t7－t4)。随着缩小mtj元件的缩放推进，读取电流也需要减小。因此，这意味着在比较例中读取速度减缓。

根据所述实施方式，将对位线充电的电流路径与产生v1st及v2nd的路径电分离。因此，在对位线充电的电流路径中，能够利用二极管连接来对位线充电。因此，所述实施方式的前置放大器即便是在第1读取结果较小而v1st较大的情况下，也能够无关于v1st的大小而利用二极管连接对位线充电。

如上所述，根据所述实施方式，可以提供一种能够以容易的控制进行高品质的读取动作的存储装置。

＜2＞第2实施方式

对第2实施方式进行说明。在第2实施方式中，对读出电路连接于源极线的情况进行说明。此外，第2实施方式的基本构成及基本动作与所述第1实施方式相同。因此，对于所述第1实施方式中已说明过的事项及能够根据所述第1实施方式容易地类推出的事项，省略说明。

＜2-1＞构成

＜2-1-1＞读出放大器/写入驱动器

使用图17，对第2实施方式的存储装置的读出放大器/写入驱动器12进行说明。

如图17所示，读出放大器/写入驱动器12具备多个读出电路200。多个读出电路200针对每条源极线(全局源极线)分别设置。而且，多个读出电路200分别具备前置放大器210及读出放大器120。

前置放大器210经由源极线而接收来自存储单元mc的电流(单元电流)，并存储基于单元电流的电压v1st及v2nd。

＜2-1-2＞前置放大器的构成

接下来，使用图18，对第2实施方式的存储装置的前置放大器210的构成进行说明。

如图18所示，前置放大器110具备pmos晶体管m30、m31、m33及m34、nmos晶体管m27、m28、m29及m32、电容c5及c6。

晶体管m27的一端被施加接地电位vss，另一端及栅极电极连接于节点n17。

晶体管m28的一端被施加接地电位vss，另一端连接于节点n20，栅极电极连接于节点n17。

晶体管m27及晶体管m28作为电流镜而发挥功能。

晶体管m29的一端连接于节点n17，另一端连接于节点n18，栅极电极被供给信号ren。

晶体管m30的一端连接于节点n18，另一端连接于源极线(全局源极线)，栅极电极被供给信号vclamp。

晶体管m31的一端连接于节点n20，另一端连接于节点n21，栅极电极被供给信号sw1b。

晶体管m32的一端连接于节点n20，另一端连接于节点n21，栅极电极被供给信号sw1p。

晶体管m31及晶体管m32作为一个开关而发挥功能。

晶体管m33的一端连接于节点n20，另一端被施加电源电压vdd，栅极电极连接于节点n21。

晶体管m34的一端连接于节点n20，另一端被施加电源电压vdd，栅极电极被供给信号vshft。

关于电容c5，一端连接于节点n21，另一端被施加接地电压vss。

关于电容c6，一端连接于节点n20，另一端被施加接地电压vss。

节点n20的电位作为v2nd被供给至读出放大器120。晶体管m28、m33及m34、节点n20、以及电容c6可以看作是v2nd产生部。

节点n21的电位作为v1st被供给至读出放大器120。晶体管m28、m31、m32及m33、节点n21、以及电容c5可以看作是v1st产生部。

关于前置放大器110的动作将在下文进行叙述。

＜2-2＞读取动作的详细情况

参照图19的波形图，对第2实施方式的存储器系统的读取动作的详细情况进行说明。

[时刻t1]～[时刻t2]

控制器17在第1读取动作(步骤s1001)中，将信号ren、信号sw1p及信号vshft设定为“h”电平，将信号sw1b及信号vclamp设定为“l”电平。

由此，如图20所示，晶体管m29、m30、m31及m32成为接通状态。由此，节点n17经由位线(全局位线)、存储单元mc、源极线(全局源极线)而被供给电压。结果，节点n17的电位上升，晶体管m27及m28成为接通状态。晶体管m27及m28作为二极管连接晶体管而驱动。

如果晶体管m27成为接通状态，那么从存储单元mc对晶体管m27流通单元电流(icell_1st)。

晶体管m28基于节点n17的电位而驱动。因此，对晶体管m28流通单元电流(icell_1st)的复制电流(icopy_1st)。

如上所述，晶体管m27及m28构成电流镜。

而且，节点n21的电位成为基于复制电流(icopy_1st)的电压信息(信号电压)v1st。

如上所述，经由以晶体管m27、m29及m30构成的第1电流路径，从存储单元mc对前置放大器210流通单元电流(icell_1st)。另外，经由以晶体管m28构成的第2电流路径，从节点n20对前置放大器210流通复制电流(icopy_1st)。该第1电流路径与第2电流路径电分离。

此外，晶体管m34成为断开状态。

[时刻t2]～[时刻t3]

控制器17在“0”写入动作(步骤s1002)中，使信号ren及信号sw1p下降至“l”电平，使信号write0及信号sw1b上升至“h”电平。信号write0是与“0”写入动作相关的信号。在信号write0为“h”电平的情况下，写入驱动器进行“0”写入动作。

如图20所示，晶体管m27、m28、m29、m31、m32及m34成为断开状态。

由此，通过未图示的写入驱动器，对存储单元写入“0”数据。

[时刻t3]～[时刻t4]

控制器17在第2读取动作(步骤s1003)中，使信号ren上升至“h”电平，使信号write0及信号vshft下降至“l”电平。

由此，如图22所示，晶体管m29成为接通状态。由此，节点n17在位线(全局位线)、存储单元mc及源极线(全局源极线)中被供给电压。结果，节点n17的电位上升，晶体管m27及m28成为接通状态。晶体管m27及m28作为二极管连接晶体管而驱动。

如果晶体管m27成为接通状态，那么从存储单元mc对晶体管m27流通单元电流(icell_2nd)。

晶体管m28基于节点n17的电位而驱动。因此，对晶体管m28流通单元电流(icell_2nd)的复制电流(icopy_2nd)。

另外，晶体管m33基于v1st而成为接通状态。

另外，晶体管m34基于vshft而成为接通状态。因此，晶体管m34供给偏移电流(icopy_shft)。

而且，节点n20的电位成为基于单元电流(icopy_2nd)、偏移电流(icopy_shft)及v1st的电压信息(信号电压)v2nd。

具体来说，如图23所示，在v1st的结果为表示0数据的v1st_0的情况下，v2nd成为低于v1st_0的v2nd_0。在v1st的结果为表示1数据的v1st_1的情况下，v2nd成为高于v1st_1的v2nd_1。在时刻t4，v1st_0及v2nd_0、v1st_1及v2nd_1分别产生能够读出数据的dv以上的差。

[时刻t4]～

时刻t4以后的动作与使用图12所说明的时刻t4以后的动作相同。

＜2-3＞效果

根据所述实施方式，使用包含二极管连接晶体管的电流镜，进行了第1读取动作及第2读取动作。

以下，为了使所述实施方式容易理解，而对比较例进行说明。比较例中，对在第2读取动作中，给源极线(全局源极线)充电的晶体管作为定电流晶体管而驱动的情况进行说明。

图24表示比较例的存储装置的前置放大器。如图24所示，比较例的存储装置的前置放大器具备pmos晶体管m30及m35、nmos晶体管m29、m36、m37及m38、电容c7及c8。

如图25所示，在第1读取动作时，经由晶体管m37而流通单元电流icell_1st。结果，存储与存储单元的数据相应的电位v1st。

继而，如图26所示，在第2读取动作时，晶体管m35及m36成为断开状态。由此，晶体管m37作为定电流晶体管而流通单元电流icell_2nd。但是，在第1读取动作时的读取电流较小而v1st较大的情况下，位线充电的速度降低。结果，如图27所示，比较例中的第2读取动作所需的时间相比第1实施方式中的第2读取动作所需的时间，有可能会增加期间dt(t7－t4)。随着缩小mtj元件的缩放推进，读取电流也需要减小。因此，这意味着在比较例中读取速度减缓。

根据所述实施方式，将对位线充电的电流路径与产生v1st及v2nd的路径电分离。因此，在对位线充电的电流路径中，能利用二极管连接来对位线充电。因此，所述实施方式的前置放大器即便是在第1读取结果较小而v1st较大的情况下，也能够无关于v1st的大小而利用二极管连接对位线充电。

如上所述，根据所述实施方式，可以提供一种能够以容易的控制进行高品质的读取动作的存储装置。

＜3＞第3实施方式

对第3实施方式进行说明。在第3实施方式中，对使用多个开关来控制存储v1st的节点与存储v2nd的节点之间的连接的情况进行说明。此外，第3实施方式的基本构成及基本动作与所述第1实施方式相同。因此，对于所述第1实施方式中已说明过的事项及能够根据所述第1实施方式容易地类推出的事项，省略说明。

＜3-1＞构成

＜3-1-1＞前置放大器的构成

使用图28，对第3实施方式的存储装置的前置放大器110的构成进行说明。

如图28所示，前置放大器110具备pmos晶体管m23及m26、nmos晶体管m3及m4、多个开关(这里，作为一例，为开关sw1及sw2)、电容c3及c4。

晶体管m23的一端被施加电源电压vdd，另一端连接于节点n15，栅极电极连接于节点n16。

晶体管m3的一端连接于节点n15，另一端连接于节点n2，栅极电极被供给信号vclamp。

晶体管m4的一端连接于节点n2，另一端连接于位线(全局位线)，栅极电极被供给信号ren。

开关sw1的一端连接于节点n15，另一端连接于节点n16。

开关sw2的一端连接于节点n15，另一端连接于节点n16。

开关sw1的信道面积至少为开关sw2的信道面积以上。

晶体管m26的一端被施加电源电压vdd，另一端连接于节点n15，栅极电极被供给信号vshft。

关于电容c3，一端连接于节点n16，另一端被施加接地电压vss。

关于电容c4，一端连接于节点n15，另一端被施加接地电压vss。

节点n15的电位作为v2nd被供给至读出放大器120。晶体管m23及m26、节点n15、以及电容c4可以看作是v2nd产生部。

节点n16的电位作为v1st被供给至读出放大器120。晶体管m23、开关sw1及sw2、节点n16、以及电容c3可以看作是v1st产生部。

关于前置放大器110的动作将在下文进行叙述。

＜3-1-2＞开关的构成

使用图29，对控制存储v1st的节点与存储v2nd的节点的连接的开关的构成进行说明。

如图29所示，开关sw1及开关sw2分别为cmos晶体管。

开关sw1具备pmos晶体管m39及nmos晶体管m40。关于pmos晶体管m39，一端连接于节点n15，另一端连接于节点n16，栅极电极被供给信号sw1b。关于nmos晶体管m40，一端连接于节点n15，另一端连接于节点n16，栅极电极被供给信号sw1p。

开关sw2具备pmos晶体管m41及nmos晶体管m42。关于pmos晶体管m41，一端连接于节点n15，另一端连接于节点n16，栅极电极被供给信号sw2b。关于nmos晶体管m42，一端连接于节点n15，另一端连接于节点n16，栅极电极被供给信号sw2p。

此外，pmos晶体管m39的信道面积至少为pmos晶体管m41的信道面积以上。同样地，nmos晶体管m40的信道面积至少为nmos晶体管m42的信道面积以上。

＜3-2＞读取动作的详细情况

参照图30的波形图，对第3实施方式的存储器系统的读取动作的详细情况进行说明。

[时刻t10]～[时刻t11]

控制器17在第1读取动作(步骤s1001)中，将信号ren、信号sw1p、信号sw2p及信号vclamp设定为“h”电平，将信号sw1b、信号sw2b及信号vshft设定为“l”电平。

由此，如图31所示，晶体管m3及m4、开关sw1及sw2成为接通状态。由此，节点n16经由开关sw1及sw2、晶体管m3及m4、位线(全局位线)、存储单元mc及源极线(全局源极线)被接地。结果，节点n16的电位降低，晶体管m23成为接通状态。

如果晶体管m23成为接通状态，那么晶体管m23对存储单元mc供给单元电流(icell_1st)。

另外，节点n16通过2个开关sw1及sw2被充电。因此，能够抑制电压因开关sw1及sw2的开关噪声而降低。

此外，晶体管m26成为断开状态。

[时刻t11]～[时刻t12]

控制器17在第1读取动作(步骤s1001)的途中，将信号sw1b设定为“h”电平，将信号sw1p设定为“l”电平。

由此，如图32所示，开关sw1成为断开状态。由此，节点n16经由开关sw2、晶体管m3及m4、位线(全局位线)、存储单元mc及源极线(全局源极线)被接地。

而且，节点n16的电位成为基于单元电流(icell_1st)的电压信息(信号电压)v1st。

像这样，在第1读取动作(步骤s1001)开始时将开关sw1及sw2接通，但在途中将开关sw1断开。

[时刻t12]～[时刻t13]

控制器17在“0”写入动作(步骤s1002)中，使信号ren及信号sw2p下降至“l”电平，使信号write0及信号sw2b上升至“h”电平。信号write0是与“0”写入动作相关的信号。在信号write0为“h”电平的情况下，写入驱动器进行“0”写入动作。

如图33所示，晶体管m4及m26、开关sw1及sw2成为断开状态。

由此，通过未图示的写入驱动器，而对存储单元写入“0”数据。

[时刻t13]～[时刻t14]

控制器17在第2读取动作(步骤s1003)中，使信号ren及信号vshft上升至“h”电平，使信号write0下降至“l”电平。

由此，如图34所示，晶体管m3及m4成为接通状态。由此，节点n15经由位线(全局位线)、存储单元mc及源极线(全局源极线)被接地。

另外，晶体管m23基于v1st而成为接通状态。

另外，晶体管m26基于vshft而成为接通状态。因此，晶体管m26供给偏移电流(icell_shft)。

而且，节点n15的电位成为基于单元电流(icopy_2nd)、偏移电流(icell_shft)及v1st的电压信息(信号电压)v2nd。

[时刻t14]～

时刻t14以后的动作与使用图8所说明的时刻t4以后的动作相同。

＜3-3＞效果

根据所述实施方式，使用多个开关对存储v1st的节点与存储v2nd的节点之间的连接进行了控制。

存储装置10内的电源电压的变化、温度变化及场所相关性等会导致控制信号产生通过速率差。在这种情况下，当切换设置在存储v1st的节点与存储v2nd的节点之间的开关时，会产生噪声。

例如，在切换包含第1实施方式的比较例的晶体管m24及m25的1个开关的情况下，如图35的虚线所示，会因为噪声而从理想的电压降压dv1。这样一来，如果v1st中混入噪声，那么担心读取容限会有所减小。

另一方面，在本实施方式中，第1读取时，使2个开关(sw1及sw2)都成为接通状态。由此，能够抑制切换开关时的噪声。而且，之后会将面积较大的开关sw1关闭。这时，有可能会产生噪声，从而导致电压下降dv2。但是这种变动相比切换包含第1实施方式的比较例的晶体管m24及m25的1个开关的情况来说较小(dv2＜dv1)。因此，能够抑制噪声混入v1st中，从而能够确保读取容限。

如上所述，根据所述实施方式，可以提供一种能够以容易的控制进行高品质的读取动作的存储装置。

此外，为了确保位线充电速度，开关sw1也可以使用信道面积较大的晶体管。另外，从降低电容及抑制噪声的观点来说，开关sw2也可以使用最小尺寸的晶体管。另外，在希望进一步加快充电速度的情况下，也可以使用多个并联连接的晶体管作为开关sw1。

＜3-4＞变化例1

＜3-4-1＞开关的构成

使用图36，对控制存储v1st的节点与存储v2nd的节点的连接的开关(变化例1)的构成进行说明。

如图36所示，开关sw1及开关sw2分别为nmos晶体管。

开关sw1具备nmos晶体管m40。

开关sw2具备nmos晶体管m42。

此外，nmos晶体管m40的信道面积至少为nmos晶体管m42的信道面积以上。

＜3-4-2＞读取动作

使用图37，对第3实施方式的变化例1的存储器系统的读取动作进行说明。

如图37所示，第3实施方式的变化例1的存储器系统的读取动作与图30的去掉信号sw1b及sw2b后的动作相同。

＜3-5＞变化例2

＜3-5-1＞开关的构成

使用图38，对控制存储v1st的节点与存储v2nd的节点的连接的开关(变化例2)的构成进行说明。

如图38所示，开关sw1为nmos晶体管，开关sw2为cmos晶体管。

开关sw1具备nmos晶体管m40。

开关sw2具备pmos晶体管m41及nmos晶体管m42。

此外，nmos晶体管m40的信道面积至少为nmos晶体管m42的信道面积以上。

＜3-5-2＞读取动作

使用图39，对第3实施方式的变化例2的存储器系统的读取动作进行说明。

如图39所示，第3实施方式的变化例2的存储器系统的读取动作与图30的去掉信号sw1b后的动作相同。

＜3-6＞变化例3

＜3-6-1＞开关的构成

使用图40，对控制存储v1st的节点与存储v2nd的节点的连接的开关(变化例3)的构成进行说明。

如图40所示，开关sw1及sw2分别为pmos晶体管。

开关sw1具备pmos晶体管m39。

开关sw2具备pmos晶体管m41。

此外，pmos晶体管m39的信道面积至少为pmos晶体管m41的信道面积以上。

＜3-6-2＞读取动作

使用图41，对第3实施方式的变化例3的存储器系统的读取动作进行说明。

如图41所示，第3实施方式的变化例3的存储器系统的读取动作与图30的去掉信号sw1p及sw2p后的动作相同。

＜3-7＞变化例4

＜3-7-1＞开关的构成

使用图42，对控制存储v1st的节点与存储v2nd的节点的连接的开关(变化例4)的构成进行说明。

如图42所示，开关sw1为pmos晶体管，开关sw2为cmos晶体管。

开关sw1具备pmos晶体管m39。

开关sw2具备pmos晶体管m41及nmos晶体管m42。

此外，pmos晶体管m39的信道面积至少为pmos晶体管m41的信道面积以上。

＜3-7-2＞读取动作

使用图43，对第3实施方式的变化例4的存储器系统的读取动作进行说明。

如图43所示，第3实施方式的变化例4的存储器系统的读取动作与图30的去掉信号sw1p后的动作相同。

＜4＞第4实施方式

对第4实施方式进行说明。在第4实施方式中，对将第1实施方式与第3实施方式组合的情况进行说明。此外，第4实施方式的基本构成及基本动作与所述各实施方式相同。因此，对于所述各实施方式中已说明过的事项及能够根据所述各实施方式容易地类推出的事项，省略说明。

＜4-1＞前置放大器的构成

使用图44，对第4实施方式的存储装置的前置放大器110的构成进行说明。

如图44所示，前置放大器110的基本构成与图5中所说明的前置放大器相同。与图5的不同点在于：去掉了晶体管m5及晶体管m6，增加了开关sw3及sw4。

在本实施方式中，关于开关sw3，对其构成与图29所示的开关sw1相同的情况进行说明。另外，关于开关sw4，对其构成与图29所示的开关sw2相同的情况进行说明。

然而，关于开关sw3的构成及动作，可以应用所述第3实施方式及第3实施方式的各变化例的开关sw1。同样地，关于开关sw4的构成及动作，可以应用所述第3实施方式及第3实施方式的各变化例的开关sw2。

＜4-2＞读取动作

参照图30的波形图，对第4实施方式的存储器系统的读取动作的详细情况进行说明。

[时刻t10]～[时刻t11]

控制器17在第1读取动作(步骤s1001)中，将信号ren、信号sw1p、信号sw2p及信号vclamp设定为“h”电平，将信号sw1b、信号sw2b及号vshft设定为“l”电平。

由此，如图45所示，晶体管m3及m4、开关sw3及sw4成为接通状态。由此，节点n1经由位线(全局位线)、存储单元mc及源极线(全局源极线)被接地。结果，节点n1的电位降低，晶体管m1及m2成为接通状态。晶体管m1及m2作为二极管连接晶体管而驱动。

如果晶体管m1成为接通状态，那么晶体管m1对存储单元mc供给单元电流(icell_1st)。

晶体管m2基于节点n1的电位而驱动。因此，晶体管m2对节点n5供给单元电流(icell_1st)的复制电流(icopy_1st)。

如上所述，晶体管m1及m2构成电流镜。

另外，节点n6通过2个开关sw3及sw4被充电。因此，能够抑制电压因开关sw3及sw4的开关噪声而降低。

此外，晶体管m8成为断开状态。

[时刻t11]～[时刻t12]

控制器17在第1读取动作(步骤s1001)的途中，将信号sw1b设定为“h”电平，将信号sw1p设定为“l”电平。

由此，如图46所示，开关sw3成为断开状态。

而且，节点n6的电位成为基于复制电流(icopy_1st)的电压信息(信号电压)v1st。

如上所述，前置放大器110经由包含晶体管m1、m3及m4的第1电流路径，而对存储单元mc流通单元电流(icell_1st)。另外，前置放大器110经由包含晶体管m2的第2电流路径，而对节点n6流通复制电流(icopy_1st)。该第1电流路径与第2电流路径电分离。

像这样，在第1读取动作(步骤s1001)开始时将开关sw3及sw4接通，但在途中将开关sw3断开。

[时刻t12]～[时刻t13]

控制器17在“0”写入动作(步骤s1002)中，使信号ren及信号sw2p下降至“l”电平，使信号write0及信号sw2b上升“h”电平。信号write0是与“0”写入动作相关的信号。在信号write0为“h”电平的情况下，写入驱动器进行“0”写入动作。

如图47所示，晶体管m1、m2、m4及m8、开关sw3及sw4成为断开状态。

由此，通过未图示的写入驱动器，而对存储单元写入“0”数据。

[时刻t13]～[时刻t14]

控制器17在第2读取动作(步骤s1003)中，使信号ren及信号vshft上升至“h”电平，使信号write0下降至“l”电平。

由此，如图48所示，晶体管m3及m4成为接通状态。由此，节点n1经由位线(全局位线)、存储单元mc及源极线(全局源极线)被接地。结果，节点n1的电位降低，晶体管m1及m2成为接通状态。晶体管m1及m2作为二极管连接晶体管而驱动。

如果晶体管m1成为接通状态，那么晶体管m1对存储单元mc供给单元电流(icell_2nd)。

晶体管m2基于节点n1的电位而驱动。因此，晶体管m2对节点n4供给单元电流(icell_2nd)的复制电流(icopy_2nd)。

另外，晶体管m7基于v1st而成为接通状态。

另外，晶体管m8基于vshft而成为接通状态。因此，晶体管m8供给偏移电流(icopy_shft)。

而且，节点n5的电位成为基于单元电流(icopy_2nd)、偏移电流(icopy_shft)及v1st的电压信息(信号电压)v2nd。

[时刻t14]～

时刻t14以后的动作与使用图18所说明的时刻t4以后的动作相同。

＜4-3＞效果

根据所述实施方式，在第1实施方式的前置放大器中，存储v1st的节点与存储v2nd的节点之间设置着多个开关。

因此，能够获得将第1实施方式及第3实施方式组合而产生的效果。

＜5＞第5实施方式

对第5实施方式进行说明。在第5实施方式中，对将第2实施方式的比较例与第3实施方式组合的情况进行说明。此外，第5实施方式的基本构成及基本动作与所述各实施方式相同。因此，对于所述各实施方式中已说明过的事项及能够根据所述各实施方式容易地类推出的事项，省略说明。

＜5-1＞前置放大器的构成

使用图49，对第5实施方式的存储装置的前置放大器210的构成进行说明。

如图49所示，前置放大器210的基本构成与图24中所说明的前置放大器相同。与图24的不同点在于：去掉了晶体管m35及晶体管m36，增加了开关sw5及sw6。

在本实施方式中，关于开关sw5，对其构成与图29所示的开关sw1相同的情况进行说明。另外，关于开关sw6，对其构成与图29所示的开关sw2相同的情况进行说明。

然而，关于开关sw5的构成及动作，可以应用所述第3实施方式及第3实施方式的各变化例的开关sw1。同样地，关于开关sw6的构成及动作，可以应用所述第3实施方式及第3实施方式的各变化例的开关sw2。

＜5-2＞读取动作

参照图50的波形图，对第5实施方式的存储器系统的读取动作的详细情况进行说明。

[时刻t10]～[时刻t11]

控制器17在第1读取动作(步骤s1001)中，将信号ren、信号sw1p、信号sw2p及信号vshft设定为“h”电平，将信号sw1b、信号sw2b及信号vclamp设定为“l”电平。

由此，如图51所示，晶体管m29及m30、开关sw5及sw6成为接通状态。由此，节点n23经由位线(全局位线)、存储单元mc及源极线(全局源极线)而被供给电压。结果，节点n23的电位上升，晶体管m37成为接通状态。晶体管m37作为二极管连接晶体管而驱动。

如果晶体管m37成为接通状态，那么从存储单元mc对晶体管m37流通单元电流(icell_1st)。

另外，节点n23通过2个开关sw5及sw6被充电。因此，能够抑制电压因开关sw5及sw6的开关噪声而降低。

[时刻t11]～[时刻t12]

控制器17在第1读取动作(步骤s1001)的途中，将信号sw1b设定为“h”电平，将信号sw1p设定为“l”电平。

由此，如图52所示，开关sw5成为断开状态。

而且，节点n23的电位成为基于单元电流(icell_1st)的电压信息(信号电压)v1st。

此外，晶体管m38成为断开状态。

[时刻t12]～[时刻t13]

控制器17在“0”写入动作(步骤s1002)中，使信号ren及信号sw2p下降至“l”电平，使信号write0及信号sw2b上升至“h”电平。信号write0是与“0”写入动作相关的信号。在信号write0为“h”电平的情况下，写入驱动器进行“0”写入动作。

如图53所示，晶体管m29及m38、开关sw5及sw6成为断开状态。

由此，通过未图示的写入驱动器，而对存储单元写入“0”数据。

[时刻t13]～[时刻t14]

控制器17在第2读取动作(步骤s1003)中，使信号ren上升至“h”电平，使信号write0及信号vshft下降至“l”电平。

由此，如图54所示，晶体管m29及m38成为接通状态。由此，节点n22经由位线(全局位线)、存储单元mc及源极线(全局源极线)而被供给电压。

另外，晶体管m37基于v1st而成为接通状态。

另外，晶体管m38基于vshft而成为接通状态。因此，晶体管m38供给偏移电流(icell_shft)。

而且，节点n22的电位成为基于单元电流(icell_2nd)、偏移电流(icell_shft)及v1st的电压信息(信号电压)v2nd。

[时刻t14]～

时刻t14以后的动作与使用图12所说明的时刻t4以后的动作相同。

＜5-3＞效果

根据所述实施方式，在前置放大器中，存储v1st的节点与存储v2nd的节点之间设置着多个开关。

因此，能够获得第3实施方式中所说明的效果。

＜6＞第6实施方式

对第6实施方式进行说明。在第6实施方式中，对将第2实施方式与第3实施方式组合的情况进行说明。此外，第6实施方式的基本构成及基本动作与所述各实施方式相同。因此，对于所述各实施方式中已说明过的事项及能够根据所述各实施方式容易地类推出的事项，省略说明。

＜6-1＞前置放大器的构成

使用图55，对第6实施方式的存储装置的前置放大器110的构成进行说明。

如图55所示，前置放大器110的基本构成与图518中所说明的前置放大器相同。与图18的不同点在于：去掉了晶体管m31及晶体管m32，增加了开关sw7、sw8。

在本实施方式中，关于开关sw7，对其构成与图29所示的开关sw1相同的情况进行说明。另外，关于开关sw8，对其构成与图29所示的开关sw2相同的情况进行说明。

然而，关于开关sw7的构成及动作，可以应用所述第3实施方式及第3实施方式的各变化例的开关sw1。同样地，关于开关sw8的构成及动作，可以应用所述第3实施方式及第3实施方式的各变化例的开关sw2。

＜6-2＞读取动作

参照图50的波形图，对第6实施方式的存储器系统的读取动作的详细情况进行说明。

[时刻t10]～[时刻t11]

控制器17在第1读取动作(步骤s1001)中，将信号ren、信号sw1p、信号sw2p及信号vshft设定为“h”电平，将信号sw1b、信号sw2b及信号vclamp设定为“l”电平。

由此，如图56所示，晶体管m29及m30、开关sw7及sw8成为接通状态。由此，节点n17经由位线(全局位线)、存储单元mc及源极线(全局源极线)而被供给电压。结果，节点n17的电位上升，晶体管m27及m28成为接通状态。晶体管m27及m28作为二极管连接晶体管而驱动。

如果晶体管m27成为接通状态，那么从存储单元mc对晶体管m27流通单元电流(icell_1st)。

晶体管m28基于节点n17的电位而驱动。因此，对晶体管m28流通单元电流(icell_1st)的复制电流(icopy_1st)。

如上所述，晶体管m27及m28构成电流镜。

另外，节点n21通过2个开关sw7及sw8被充电。因此，能够抑制电压因开关sw7及sw8的开关噪声而降低。

[时刻t11]～[时刻t12]

控制器17在第1读取动作(步骤s1001)的途中，将信号sw1b设定为“h”电平，将信号sw1p设定为“l”电平。

由此，如图57所示，开关sw7成为断开状态。

而且，节点n21的电位成为基于复制电流(icopy_1st)的电压信息(信号电压)v1st。

此外，晶体管m34成为断开状态。

[时刻t12]～[时刻t13]

控制器17在“0”写入动作(步骤s1002)中，使信号ren及信号sw2p下降至“l”电平，使信号write0及信号sw2b上升至“h”电平。信号write0是与“0”写入动作相关的信号。在信号write0为“h”电平的情况下，写入驱动器进行“0”写入动作。

如图58所示，晶体管m29及m34、开关sw7及sw8成为断开状态。

由此，通过未图示的写入驱动器，而对存储单元写入“0”数据。

[时刻t13]～[时刻t14]

控制器17在第2读取动作(步骤s1003)中，使信号ren上升至“h”电平，使信号write0及信号vshft下降至“l”电平。

由此，如图59所示，晶体管m29及m34成为接通状态。由此，节点n17经由位线(全局位线)、存储单元mc及源极线(全局源极线)而被供给电压。结果，节点n17的电位上升，晶体管m27及m28成为接通状态。晶体管m27及m28作为二极管连接晶体管而驱动。

如果晶体管m27成为接通状态，那么从存储单元mc对晶体管m27流通单元电流(icell_2nd)。

晶体管m28基于节点n17的电位而驱动。因此，对晶体管m28流通单元电流(icell_2nd)的复制电流(icopy_2nd)。

如上所述，晶体管m27及m28构成电流镜。

另外，晶体管m33基于v1st而成为接通状态。

另外，晶体管m34基于vshft而成为接通状态。因此，晶体管m34供给偏移电流(icell_shft)。

而且，节点n20的电位成为基于复制电流(icopy_2nd)、偏移电流(icell_shft)及v1st的电压信息(信号电压)v2nd。

[时刻t14]～

时刻t14以后的动作与使用图12所说明的时刻t4以后的动作相同。

＜6-3＞效果

根据所述实施方式，在第2实施方式的前置放大器中，存储v1st的节点与存储v2nd的节点之间设置着多个开关。

因此，能够获得将第2实施方式及第3实施方式组合而产生的效果。

＜7＞其它

此外，在所述各实施方式中，对在前置放大器产生偏移电流的例子进行了说明。但并不限于此，即便是在读出放大器产生偏移电流那样的构成，也能够应用所述各实施方式。

另外，在所述各实施方式中，“连接”这个术语也包含中间插置例如晶体管或电阻等其它物体而间接连接的状态。

这里，以使用磁阻效应元件(magnetictunneljunction(mtj)元件)作为电阻变化元件来存储数据的mram为例进行了说明，但并不限于此。

例如，也可以应用于像与mram相同的电阻变化型存储器、例如reram(resistiverandomaccessmemory，电阻式随机存取存储器)、pcram(phasechangerandomaccessmemory，相变随机存取存储器)等那样具有利用电阻变化来存储数据的元件的半导体存储装置。

另外，可以应用于具有如下元件的半导体存储装置，所述元件不限定是易失性存储器还是非易失性存储器，能够通过随着电流或电压的施加而产生的电阻变化来存储数据、或通过将随着电阻变化而产生的电阻差转换成电流差或电压差而读取所存储的数据。

另外，在所述各实施方式中，为了方便起见将位线对称为位线bl及源极线sl，但并不限于此，例如，也可以称为第1位线及第2位线等。

另外，在所述实施方式中，存储器系统1是在存储控制器20连接着1个存储装置10，但并不限于此。例如，存储器系统1也可以是在存储控制器20连接着多个存储装置10的构成。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其它各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。