半导体存储装置的制作方法

本申请享有以日本专利申请2017-188408号(申请日：2017年9月28日)为基础申请的优先权。本申请通过参照所述基础申请而包含基础申请的所有内容。

实施方式涉及一种半导体存储装置。

背景技术：

近年来，开发了一种能够重写数据的多次编程(mtp)存储器。

技术实现要素：

实施方式提供一种高品质的半导体存储装置。

实施方式的半导体存储装置具备存储多个数据的存储单元、对所述存储单元中存储的数据进行判定的第1电路、及控制所述第1电路的第2电路，在所述第2电路向所述存储单元写入所述第1数据的序列中，所述第1电路生成第1电流值的第1电流，并基于所述第1电流和所述存储单元中流通的第2电流，对所述存储单元中存储的数据进行判定，在所述第2电路向所述存储单元写入不同于所述第1数据的所述第2数据的序列中，所述第1电路生成不同于所述第1电流值的第2电流值的第3电流，并基于所述第3电流和所述第2电流，对所述存储单元中存储的数据进行判定。

附图说明

图1是示意性表示第1实施方式的半导体存储装置的框图。

图2是表示第1实施方式的半导体存储装置的单元阵列的基本构成的电路图。

图3是表示第1实施方式的半导体存储装置的读出电路的基本构成的电路图。

图4是表示第1实施方式的半导体存储装置的字线驱动器的基本构成的电路图。

图5是第1实施方式的半导体存储装置的存储单元的阈值分布。

图6是表示第1实施方式的半导体存储装置的写入动作的流程图。

图7是表示第1实施方式的半导体存储装置的编程验证动作的波形图。

图8是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图9是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图10是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图11是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图12是表示第1实施方式的比较例的半导体存储装置的读出电路的基本构成的电路图。

图13是表示在第1实施方式的比较例的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图14是第1实施方式的比较例的半导体存储装置的存储单元的阈值分布。

图15是表示因第1实施方式的半导体存储装置的写入动作引起的存储单元的阈值变动、和第1实施方式的比较例的半导体存储装置的写入动作引起的存储单元的阈值变动的关系的图。

图16是表示第1实施方式的半导体存储装置的写入动作引起的存储单元的阈值变动、和第1实施方式的比较例的半导体存储装置的写入动作引起的存储单元的阈值变动的关系的图。

图17是表示第2实施方式的半导体存储装置的读出电路的基本构成的电路图。

图18是表示在第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图19是表示在第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图20是表示第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图21是表示第3实施方式的半导体存储装置的字线驱动器的基本构成的电路图。

图22是表示第4实施方式的半导体存储装置的读出电路的基本构成的电路图。

图23是表示在第4实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图24是表示在第4实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图25是表示第5实施方式的半导体存储装置的读出电路的基本构成的电路图。

图26是表示在第5实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

图27是表示在第5实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。

具体实施方式

以下，参照附图来说明构成的实施方式。另外，在以下说明中，对具有大体相同功能及构成的构成要素附加相同符号。

附图是示意图，应注意厚度与平面尺寸的关系、各层的厚度比率等并不同于实物。因此，应参考以下说明来判断具体的厚度、尺寸。此外，当然附图彼此之间也包含相互的尺寸的关系、比率不同的部分。

＜1＞第1实施方式

＜1-1＞构成

＜1-1-1＞半导体存储装置

首先，使用图1来概略地说明第1实施方式的半导体存储装置100。图1是示意性表示第1实施方式的半导体存储装置的框图。

如图1所示，半导体存储装置100具备单元阵列1、写入解码器2、读出解码器3、控制电路4、及缓冲电路5。

单元阵列1具备矩阵状二维配置的多个存储单元mc。所述存储单元mc例如为mtp存储器。各存储单元mc是对应位线bl和字线wl的交点而配置。位线bl沿着列方向延伸。字线wl沿着和列方向正交的行方向延伸。

写入解码器2构成为，经由位线bl连接于存储单元mc，向存储单元mc写入数据。

读出解码器3具备读出电路30。读出电路30构成为，经由位线bl连接于存储单元mc，从存储单元mc读出数据。

控制电路4基于来自未图示的存储器控制器的信号，控制半导体存储装置100。具体来说，控制电路4接收时钟信号clk、芯片使能信号cen、写入使能信号wen、读出使能信号ren、列地址a＜3：0＞、比特写入使能信号bwen＜7：0＞、及写入数据(data)。此外，控制电路4具备字线驱动器40。字线驱动器40经由字线wl连接于存储单元mc，供给任意电压。

缓冲电路5临时存储各种数据。此外，缓冲电路5将从单元阵列1读出的数据作为输出数据0＜7：0＞输出。

＜1-1-2＞单元阵列

其次，使用图2来说明本实施方式的单元阵列1的基本构成。图2是表示第1实施方式的半导体存储装置的单元阵列的基本构成的电路图。

如图2所示，例如单元阵列1包含多个存储单元mc。多个存储单元mc在单元阵列1内呈阵列状配置。单元阵列1内设有多个位线bl、及多个字线wl。位线bl沿着列方向延伸，字线wl沿着行方向延伸。

各存储单元mc具备nmos晶体管10、及电容器11。nmos晶体管10的一端连接于位线，另一端被供给接地电压vss(例如0v)，栅极连接于电容器11的第1电极。电容器11的第1电极连接于nmos晶体管10的栅极电极，电容器11的第2电极连接于字线wl。

＜1-1-3＞读出电路

其次，使用图3来说明读出电路30的电路构成。

如图3所示，读出电路30具备列选择电路31、及感测电路32。图3是表示第1实施方式的半导体存储装置的读出电路的基本构成的电路图。

列选择电路31具备与位线bl0～bln对应的选择晶体管t1-0～t1-n。选择晶体管t1-0～t1-n的一端分别连接于位线bl0～bln，另一端连接于节点n1，栅极分别被供给信号csl0～csln。选择晶体管t1-0～t1-n基于信号csl0～csln，将位线bl0～bln与节点n1电连接。

感测电路32具备位线预充电电路32a、读出放大器32b、电平位移器32c、保持电路32d、保持电路32e、保持电路32f、nand运算电路32g、反相器电路32h、反相器电路32i、nand运算电路32j、及反相器电路32k。

位线预充电电路32a具备pmos晶体管t2。晶体管t2的一端被供给电压vdl(例如2v)，另一端连接于节点n1，栅极被供给信号pre。例如，控制电路4在对位线进行预充电时，将控制信号pre设为“l”电平。由此，位线预充电电路32a将电压vdl输送至节点n2。

读出放大器32b具备pmos晶体管t3、及nmos晶体管t4。晶体管t3的一端被供给电压vdl，另一端连接于节点n2，栅极连接于节点n1。晶体管t4的一端连接于节点n2，另一端被供给接地电压vss，栅极连接于节点n1。读出放大器32b经由节点n1感测位线bl的电位，生成信号sout。

电平位移器32c基于经由读出放大器32b接收的信号sout，生成输出信号out。读出解码器3基于输出信号out，生成信号0＜7：0＞。

反相器电路32h接收信号sout，将其反转后输出。

nand运算电路32g基于来自反相器电路32h的输出信号、信号ren、及写入数据(data)进行nand运算。

反相器电路32k接收写入数据(data)，将其反转后输出。

nand运算电路32j基于来自反相器电路32k的输出信号、及信号ren进行nand运算。

反相器电路32i接收nand运算电路32j的运算结果，将其反转后输出。

保持电路32d具备pmos晶体管t5。晶体管t5的一端被供给电压vdl，另一端连接于节点n1，栅极被供给nand运算电路32g的运算结果。保持电路32d只有在信号sout为“l”电平、信号ren为“h(l＜h)”电平、写入数据(data)为“h”电平的情况下才接通(导通)。

保持电路32e具备pmos晶体管t6、及t7。晶体管t6的一端连接于节点n3，另一端连接于节点n1，栅极连接于节点n2。晶体管t7的一端被供给电压vdl，另一端连接于节点n3，栅极被供给反相器电路32i的运算结果。晶体管t6在信号sout为“l”电平的情况下接通。晶体管t7在信号ren为“h”、及写入数据(data)为“l”电平以外的情况下接通。

保持电路32f具备pmos晶体管t8、及t9。晶体管t9的一端被供给电压vdl，另一端连接于晶体管t8的一端，栅极被供给接地电压vss。晶体管t8的另一端连接于节点n3，栅极被供给nand运算电路32j的运算结果。晶体管t8在信号ren为“h”、及写入数据(data)为“l”电平的情况下接通。晶体管t9始终接通。

＜1-1-4＞字线驱动器

其次，使用图4来说明字线驱动器40的电路构成。图4是表示第1实施方式的半导体存储装置的字线驱动器的基本构成的电路图。

如图4所示，字线驱动器40具备电平位移器40a、反相器电路40b、及40c、nmos晶体管t11、t10、及t13、pmos晶体管t12、以及电压生成电路41。

电平位移器40a接收例如控制电路4生成的写入用时钟wclk，并使其电平位移。并且，电平位移器40a将电平位移后的信号供给至节点n4。

晶体管t12的一端被供给电压vdp(7v以上的高电位)，另一端连接于节点n5，栅极连接于节点n4。晶体管t11的一端连接于节点n5，另一端连接于晶体管t10的一端，栅极连接于节点n4。节点n5连接于字线wl。

反相器电路40b接收读出用时钟rclk，将其反转后输出。

反相器电路40c接收反相器电路40b的输出信号，将其反转后输出。

晶体管t10的另一端被供给接地电压vss，栅极被供给反相器电路40b的输出信号。

晶体管t13的一端连接于电压生成电路41，另一端连接于节点n5，栅极被供给反相器电路40c的输出信号。

电压生成电路41具备传输栅极40d、pmos晶体管t14、及电阻元件r1、r2。

晶体管t14的一端被供给电压vdd(例如5v)，另一端连接于电阻元件r1的一端，栅极被供给信号sel1。信号sel1、及bsel1例如由控制电路4生成。

电阻元件r1的另一端连接于节点n6。

电阻元件r2的一端连接于节点n6，另一端被供给接地电压vss。

传输栅极40d响应于信号sel1及信号bsel1(信号sel1的反转信号)，将节点n6的电压输送至晶体管t13的一端。

字线驱动器40在写入动作时基于时钟wclk，将电压vdp输送至字线wl。

字线驱动器40在读出动作时或者验证动作时，基于时钟rclk、及信号sel1，将节点n6的电压(例如2v)输送至字线wl。

具体来说，在正常读出动作时、或者验证动作时，控制电路4将信号bsel1设为“h”电平，将信号sel1设为“l”电平。因此，电压生成电路41的传输栅极40d、及pmos晶体管t14接通。结果，字线驱动器40从电压生成电路41将电压(2v)供给至字线wl。

＜1-1-5＞存储单元的阈值分布

其次，使用图5来说明存储单元mc的阈值分布。图5是第1实施方式的半导体存储装置的存储单元的阈值分布。

存储单元mc通过控制晶体管10的栅极及电容器11的第1电极之间存在的电荷，能够存储“h”数据或者“l”数据这二值数据。

第1实施方式中，如图5所示，存储“h”数据的存储单元mc的阈值分布为1v以下。此外，存储“l”数据的存储单元mc的阈值分布为3v以上。

像这样，本实施方式中，在存储“h”数据的存储单元mc的阈值分布、和存储“l”数据的存储单元mc的阈值分布之间，设有约2v的余裕。以下，说明用于生成所述阈值分布的写入动作。

＜1-2＞动作

使用图6来说明本实施方式的半导体存储装置的写入动作。图6是表示本实施方式的半导体存储装置的写入动作的流程图。另外，写入动作(序列)包含编程动作及编程验证动作，所述编程动作使存储单元mc的阈值变动，所述编程验证动作判定通过编程动作是否写入了写入数据(判定编程动作的成否)。

[步骤s1001]

控制电路4若收到写入命令，就对单元阵列1执行编程动作。

例如，将“l”数据写入到对象存储单元mc时，是通过向晶体管10的栅极及电容器11的第1电极之间注入电荷而进行。此外，将“h”数据写入对象存储单元mc时，是通过从晶体管10的栅极及电容器11的第1电极之间夺走电荷而进行。另外，以下也会将写入对象存储单元mc记载为选择存储单元mc等。

[步骤s1002]

控制电路4在进行了编程动作后，进行编程验证动作，判定向选择存储单元mc的写入是否完成。

于此，使用图7来说明编程验证动作时的波形。图7是表示第1实施方式的半导体存储装置的编程验证动作的波形图。

[时刻t1]～[时刻t2]

控制电路4从存储器控制器接收“h”电平的信号、及写入数据(data)。

控制电路4在编程验证动作之前，将信号pre设为“l”电平。由此，利用位线预充电电路32a将节点n1充电至“h”电平。

控制电路4将列选择信号csl从“l”电平上升至“h”电平。由此，选择位线与节点n1电连接。结果，选择位线bl的电位变成“h”电平。

[时刻t2]～[时刻t3]

控制电路4在选择位线bl充电完成后，将信号pre上升至“h”电平。由此，选择位线bl的充电结束。

[时刻t3]～[时刻t4]

字线驱动器40将节点n6的电压输送至选择字线wl。由此，选择字线wl的电位变成“h”电平。由此，进行选择存储单元mc的数据判定。

于此，使用图8～图11来说明选择存储单元mc的数据判定方法。图8～图11是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。另外，图8～图11中，和上拉电流及下拉电流无关的构成省略。

如图8所示，将选择存储单元mc中流通的电流称为下拉电流ipd。下拉电流ipd依存于选择存储单元mc的阈值vth。此外，在时刻t3～时刻t4，将选择位线bl中流通的电流称为上拉电流ipu。上拉电流ipu依存于保持电路的电压输送能力。

上拉电流ipu小于下拉电流ipd时(ipu＜ipd)，判定输出信号out为“h”电平。具体来说，上拉电流ipu小于下拉电流ipd时，读出放大器32b输出“h”电平的信号sout。并且，电平位移器32c输出“h”电平的输出信号out。

此外，上拉电流ipu大于下拉电流ipd时(ipu＞ipd)，判定输出信号out为“l”电平。具体来说，上拉电流ipu大于下拉电流ipd时，读出放大器32b输出“l”电平的信号sout。并且，电平位移器32c输出“l”电平的输出信号out。

于此，使用图9来说并非编程验证动作时而是正常读出动作时的上拉电流ipu。正常读出动作时，信号ren、写入数据(data)为“h”电平，信号sout为“l”电平。由此，反相器电路32k基于“h”电平的写入数据(data)，生成“l”电平的信号。nand运算电路32j基于“h”电平的信号ren、及“l”电平的信号，生成“h”电平的信号。此外，反相器电路32i基于nand运算电路32j的输出信号，生成“l”电平的信号。由此，晶体管t7接通。此外，基于“l”电平的信号，晶体管t6接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。另外，保持电路的晶体管t5、及t8断开(非导通)。

接着，使用图10来说明“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu。

当写入“h”数据时，在时刻t3～时刻t4，信号ren及写入数据(data)变成“h”电平，信号sout变成“l”电平。反相器电路32h基于“l”电平的信号sout，生成“h”电平的信号。nand运算电路32g基于“h”电平的信号ren、写入数据(data)、及反相器电路32h的输出，输出“l”电平的信号。晶体管t5基于nand运算电路32g的结果(“l”电平的信号)而接通。由此，从保持电路32d向选择位线bl供给上拉电流ipu(ipu-1)。

此外，反相器电路32k基于“h”电平的写入数据(data)，生成“l”电平的信号。nand运算电路32j基于“h”电平的信号ren、及“l”电平的信号，生成“h”电平的信号。此外，反相器电路32i基于“h”电平的nand运算电路32j的输出信号，生成“l”电平的信号。由此，晶体管t7接通。此外，基于“l”电平的信号sout，晶体管t6接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。另外，保持电路的晶体管t8断开。

上拉电流ipu-1经由1个晶体管被供给，另一方面，上拉电流ipu-2是经由2个晶体管被供给。因此，上拉电流ipu-2相比上拉电流ipu-1有时电流会变小。结果，上拉电流ipu-2有时会小于上拉电流ipu-1。换句话说，上拉电流ipu-2的电流值小于上拉电流ipu-1的电流值。

像这样，“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu为ipu-1+ipu-2(ipu-2＜ipu-1)。因此，“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu(ipu-1+ipu-2)大于正常读出时的上拉电流ipu(ipu-2)。

接着，使用图11来说明“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu。

当写入“l”数据时，在时刻t3～时刻t4，信号ren及信号sout变成“h”电平，写入数据(data)变成“l”电平。反相器电路32k基于“l”电平的写入数据(data)，生成“h”电平的信号。nand运算电路32j基于“h”电平的信号ren、及反相器电路32k的输出信号，输出“l”电平的信号。晶体管t8基于nand运算电路32j的结果(“l”电平的信号)而接通。此外，晶体管t6基于“l”电平的信号sout而接通。另外，保持电路的晶体管t5、及t7断开。由此，从保持电路32f、及32e向选择位线bl供给上拉电流ipu(ipu-3)。

上拉电流ipu-3是经由3个晶体管被供给。因此，上拉电流ipu-3相比上拉电流ipu-2有时电流会变小。结果，上拉电流ipu-3有时会小于上拉电流ipu-2。换句话说，上拉电流ipu-3的电流值小于上拉电流ipu-2的电流值。

像这样，“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu为ipu-3(ipu-3＜ipu-2)。因此，“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu(ipu-3)小于正常读出时的上拉电流ipu(ipu-2)。

返回到图7中，说明时刻t3～时刻t4的动作。

向选择存储单元mc写入“l”数据时，由于下拉电流ipd小于上拉电流ipu，所以维持位线bl的电位。此外，向选择存储单元mc写入“h”数据时，由于下拉电流ipd大于上拉电流ipu，所以位线bl的电位下降。

[时刻t4]～[时刻t5]

字线驱动器40停止节点n6的电压向选择字线wl的输送。由此，选择字线wl的电位变成“l”电平。

此外，电平位移器32c基于读出放大器32b的结果，生成输出信号out。具体来说，向选择存储单元mc写入“l”数据时，读出放大器32b输出“l”电平的信号sout。因此，电平位移器32c输出“l”电平的信号out。此外，向选择存储单元mc写入“h”数据时，读出放大器32b输出“h”电平的信号sout。因此，电平位移器32c输出“h”电平的信号out。

返回到图6中，接着步骤s1002进行说明。

[步骤s1003]

控制电路4判定是否通过编程验证动作。

具体来说，控制电路4针对“l”数据写入，在判定上拉电流ipu大于下拉电流ipd时，判定通过了编程验证动作。此外，控制电路4针对“h”数据写入，在判定上拉电流ipu小于下拉电流ipd时，判定通过了编程验证动作。控制电路4在判定通过了编程验证动作时(步骤s1003、是)，就结束写入动作。控制电路4在判定未通过编程验证动作时(步骤s1003、否)，就反复进行步骤s1001。

如上所述，在选择存储单元mc的数据判定时(编程验证动作时)，控制电路4根据写入选择存储单元mc的数据使上拉电流ipu变动。

即，控制电路4在向选择存储单元mc写入“h”数据时，有意地增加上拉电流ipu，使得不易通过验证。由此，能够增加“h”数据写入次数，进一步降低“h”数据的阈值分布。

此外，控制电路4在向选择存储单元mc写入“l”数据时，有意地减少上拉电流ipu，使得不易通过验证。由此，能够增加“l”数据写入次数，进一步提高“l”数据的阈值分布。

＜1-3＞效果

根据所述实施方式，在编程验证动作时，控制电路4根据写入选择存储单元mc的数据而使上拉电流ipu变动。因此，不用改变字线电位就能扩大单元分布范围。

以下，为了容易地理解效果，使用图12～图16来说明比较例。图12是表示第1实施方式的比较例的半导体存储装置的读出电路的基本构成的电路图。图13是表示在第1实施方式的比较例的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。另外，图13中，和上拉电流及下拉电流无关的构成省略。图14是第1实施方式的比较例的半导体存储装置的存储单元的阈值分布。图15、及图16是表示第1实施方式的半导体存储装置的写入动作引起的存储单元的阈值变动、与第1实施方式的比较例的半导体存储装置的写入动作引起的存储单元的阈值变动的关系的图。

如图12所示，比较例的读出电路30具备列选择电路31、及感测电路32。感测电路32具备位线预充电电路32a、读出放大器32b、电平位移器32c、及保持电路32e。保持电路32e在信号sout为“l”电平时接通。

于此，使用图13来说明比较例的编程验证动作时的选择存储单元mc的数据判定方法。

如图13所示，在比较例的编程验证动作时，信号sout变成“l”电平。由此，晶体管t6、及t7接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。

像这样，在比较例中，使用1种上拉电流ipu来进行编程验证动作。在此情况下，如图14所示，存储“h”数据的存储单元mc的阈值分布、与存储“l”数据的存储单元mc的阈值分布变得相邻。但，在图14所示的分布的情况下，因温度变化引起的vth变动、供给电压的变动，有时存储“h”数据的存储单元mc的阈值分布、与存储“l”数据的存储单元mc的阈值分布会重叠。因此，理想的是，在存储“h”数据的存储单元mc的阈值分布、于存储“l”数据的存储单元的阈值分布之间确保余裕。

因此，在第1实施方式中，根据写入的数据，调整感测电路32的上拉电流ipu的驱动力，由此使存储“h”数据的存储单元mc的阈值分布、与存储“l”数据的存储单元mc的阈值分布之间具有余裕。

例如，在比较例中写入“l”数据时，是基于上拉电流ipu(ipu-2)进行判定。因此，如图15所示，在比较例中进行x(任意整数)次编程动作。另一方面，在第1实施方式中写入“l”数据时，是基于上拉电流ipu(ipu-3)进行判定。所述上拉电流ipu-3小于上拉电流ipu-2。因此，第1实施方式比比较例更不易通过编程验证动作。结果，如图15所示，第1实施方式比比较例多进行α(任意整数)次编程动作。由此，第1实施方式中，能够增加“l”数据写入次数，进一步提高“l”数据的阈值分布。

此外，在比较例中写入“h”数据时，是基于上拉电流ipu(ipu-2)进行判定。因此，如图15所示，在比较例中进行y(任意整数)次编程动作。另一方面，在第1实施方式中写入“h”数据时，是基于上拉电流ipu(ipu-1+ipu-2)进行判定。所述上拉电流ipu-1+ipu-2大于上拉电流ipu-2。因此，第1实施方式比比较例更不易通过编程验证动作。结果，如图15所示，第1实施方式比比较例多进行β(任意整数)次编程动作。由此，在第1实施方式中，能够增加“h”数据写入次数，进一步降低“h”数据的阈值分布。

因此，在第1实施方式中，如图5所示，在存储“h”数据的存储单元mc的阈值分布、与存储“l”数据的存储单元mc的阈值分布之间确保余裕。

如上所述，在第1实施方式中，根据写入的数据来调整感测电路32的上拉电流ipu的驱动力，由此不用改变字线电位就能扩大存储单元mc的分布范围。

＜2＞第2实施方式

对第2实施方式进行说明。在第2实施方式中，说明读出电路的其他例子。另外，第2实施方式的装置的基本构成及基本动作和所述实施方式的装置是一样的。因此，省略所述实施方式已说明的事项及根据所述实施方式能够容易类推的事项的说明。

＜2-1＞读出电路

其次，使用图17来说明读出电路30的电路构成。图17是表示第2实施方式的半导体存储装置的读出电路的基本构成的电路图。

如图17所示，读出电路30具备列选择电路31、及感测电路32。

第2实施方式的感测电路32将第1实施方式的感测电路32说明的位线预充电电路及保持电路共用化。具体来说，感测电路32具备读出放大器32b、电平位移器32c、保持电路32e、保持电路32f、反相器电路32i、nand运算电路32j、反相器电路32k、保持电路32l、nor运算电路32m、nor运算电路32n、反相器电路32o、反相器电路32p、及反相器电路32q。

反相器电路32o接收信号pre，将其反转后输出。

反相器电路32p接收写入数据(data)，将其反转后输出。

反相器电路32q接收信号ren，将其反转后输出。

nor运算电路32n基于来自反相器电路32p、及32q的输出信号、及信号sout，进行nor运算。

nor运算电路32m基于来自反相器电路32o的输出信号、及来自nor运算电路32n的输出信号，进行nor运算。

保持电路32l作为位线预充电电路及保持电路发挥功能。保持电路32l具备pmos晶体管t15。晶体管t15的一端被供给电压vdl，另一端连接于节点n1，栅极被供给来自nor运算电路32m的输出信号。例如，控制电路4在对位线进行预充电时，将控制信号pre设为“l”电平。由此，保持电路32l将电压vdl输送至节点n2。此外，保持电路32l在信号sout为“l”电平、信号ren、及写入数据(data)为“h”电平时接通。

＜2-2＞动作

以下，说明本实施方式的半导体存储装置的写入动作。基本动作和第1实施方式说明的动作是一样的。为了简化说明，于此对图7的[时刻t3]～[时刻t4]的第2实施方式的动作进行说明。

[时刻t3]～[时刻t4]

字线驱动器40将节点n6的电压输送至选择字线wl。由此，选择字线wl的电位变成“h”电平。由此，进行选择存储单元mc的数据判定。

使用图18～图20，来说明选择存储单元mc的数据判定方法。图18～图20是表示在第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。另外，在图18～图20中，与上拉电流及下拉电流无关系的构成省略。

于此，使用图18，说明并非编程验证动作时而是正常读出动作时的上拉电流ipu。在正常读出动作时，信号ren、写入数据(data)为“h”电平，信号sout为“l”电平。由此，反相器电路32k基于“h”电平的写入数据(data)，生成“l”电平的信号。nand运算电路32j基于“h”电平的信号ren、及“l”电平的反相器电路32k的输出信号，生成“h”电平的信号。此外，反相器电路32i基于“h”电平的nand运算电路32j的输出信号，生成“l”电平的信号。由此，晶体管t7接通。此外，基于“l”电平的信号sout，而晶体管t6接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。另外，保持电路的晶体管t15、及t8断开。

使用图19，来说明“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu。

写入“h”数据时，在时刻t3～时刻t4，信号ren及写入数据(data)变成“h”电平，信号sout、及信号pre变成“l”电平。反相器电路32p基于“h”电平的写入数据(data)，生成“l”电平的信号。反相器电路32q基于“h”电平的信号ren，生成“l”电平的信号。nor运算电路32n基于“l”电平的反相器电路32p、及32q的输出信号、及信号sout，输出“h”电平的信号。反相器电路32o基于“l”电平的信号pre，生成“h”电平的信号。nor运算电路32m基于“h”电平的nor运算电路32n及反相器电路32o的输出信号，输出“l”电平的信号。晶体管t15基于nor运算电路32m的结果(“l”电平的信号)而接通。由此，从保持电路32l向选择位线bl供给上拉电流ipu(ipu-1)。

此外，反相器电路32k基于“h”电平的写入数据(data)，生成“l”电平的信号。nand运算电路32j基于“h”电平的信号ren、及“l”电平的反相器电路32k的输出信号，生成“h”电平的信号。此外，反相器电路32i基于“h”电平的nand运算电路32j的输出信号，生成“l”电平的信号。由此，晶体管t7接通。此外，基于“l”电平的信号sout而晶体管t6接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。另外，保持电路的晶体管t8断开。

像这样，“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu为ipu-1+ipu-2(ipu-2＜ipu-1)。因此，“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu(ipu-1+1pu-2)大于正常读出时的上拉电流ipu(ipu-2)。

接着，使用图20来说明“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu。

写入“l”数据时，在时刻t3～时刻t4，信号ren及信号sout变成“h”电平，写入数据(data)变成“l”电平。反相器电路32k基于“l”电平的写入数据(data)，生成“h”电平的信号。nand运算电路32j基于“h”电平的信号ren、及反相器电路32k的输出信号，输出“l”电平的信号。晶体管t8基于nand运算电路32j的结果(“l”电平的信号)而接通。此外，晶体管t6基于“l”电平的信号sout而接通。另外，保持电路的晶体管t7断开。由此，从保持电路32f、及32e向选择位线bl供给上拉电流ipu(ipu-3)。

上拉电流ipu-3是经由3个晶体管供给。因此，上拉电流ipu-3相比上拉电流ipu-2有时会变小。结果，上拉电流ipu-3有时会小于上拉电流ipu-2。

像这样，“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu为ipu-3(ipu-3＜ipu-2)。因此，“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu(ipu-3)小于正常读出时的上拉电流ipu(ipu-2)。

＜2-3＞效果

根据所述实施方式，将位线预充电电路及保持电路共用化。在位线预充电电路及保持电路共用化的情况下，也能获得和第1实施方式一样的效果。

＜3＞第3实施方式

对第3实施方式进行说明。第3实施方式中，说明字线驱动器的其他例子。另外，第3实施方式的装置的基本构成及基本动作和所述实施方式的装置是一样的。因此，省略所述实施方式已说明的事项及根据所述实施方式能够容易类推的事项的说明。

＜3-1＞字线驱动器

其次，使用图21来说明字线驱动器40的电路构成。图21是表示第3实施方式的半导体存储装置的字线驱动器的基本构成的电路图。

如图21所示，所述字线驱动器40具备电平位移器40a、反相器电路40b、40c、nmos晶体管t11、t10、t13、pmos晶体管t12、电压生成电路41、及电压生成电路42。

电压生成电路42具备传输栅极40e、pmos晶体管t16、nmos晶体管t17、电阻元件r3、r4、及r5。

晶体管t16的一端被供给电压vdd(例如5v)，另一端连接于电阻元件r3的一端，栅极被供给信号sel2。信号sel2例如由控制电路4生成。

电阻元件r3的另一端连接于节点n8。

电阻元件r4的一端连接于节点n8，另一端连接于节点n9。

电阻元件r5的一端连接于节点n9，另一端被供给接地电压vss。

晶体管t17的一端连接于节点n9，另一端被供给接地电压vss，栅极被供给写入数据(data)。

传输栅极40e响应于信号sel2及信号bsel2(信号sel2的反转信号)，将节点n8的电压输送至晶体管t13的一端。

另外，第3实施方式采用的感测电路32可以应用第1、第2实施方式说明的感测电路32的任意一个。

＜3-2＞动作

以下说明本实施方式的半导体存储装置的写入动作。基本动作和第1、第2实施方式说明的动作是一样的。为了简化说明，于此说明图7的[时刻t3]～[时刻t4]的第3实施方式的动作。此外，省略和读出电路30相关的动作的说明。

[时刻t3]～[时刻t4]

字线驱动器40将所需电压输送至选择字线wl。由此，选择字线wl的电位变成“h”电平。由此，进行选择存储单元mc的数据判定。

且说，字线驱动器40在读出动作时、或者验证动作时，是基于时钟rclk、信号seli、bsel1、sel2、及bsel2，将节点n6的电压、以及节点n8的电压输送至字线wl。结果，字线驱动器40在读出动作时、或者验证动作时，可以将例如各不相同的电压值(1v～3v)的电压供给至字线wl。

具体来说，在正常读出动作时，控制电路4将信号bsel1、及信号sel2设为“h”电平，将信号sel1及信号bsel2设为“l”电平。因此，电压生成电路41的传输栅极40d及pmos晶体管t14接通。结果，字线驱动器40从电压生成电路41将电压(2v)供给至字线wl。另外，选择存储单元mc中流通的下拉电流ipd依存于被供给至字线wl的电压。

此外，在“h”数据写入相关的编程验证动作时(图7的[时刻t3]～[时刻t4])，控制电路4将写入数据(data)、信号sel1及信号bsel2设为“h”电平，将信号bsel1、及信号sel2设为“l”电平。因此，电压生成电路42的传输栅极40e、pmos晶体管t16、及nmos晶体管t17接通。结果，字线驱动器40从电压生成电路42将电压(1v)供给至字线wl。另外，选择存储单元mc中流通的下拉电流ipd依存于被供给至字线wl的电压。即，“h”数据写入相关的编程验证动作时的下拉电流ipd大于正常读出动作时的下拉电流ipd。因此，比第1实施方式更不易通过“h”数据写入的编程验证动作。

此外，在“l”数据写入相关的编程验证动作时(图7的[时刻t3]～[时刻t4])，信号bsel2被设为“h”电平，写入数据(data)、及信号sel2被设为“l”电平。因此，电压生成电路42的传输栅极40e、及pmos晶体管t16接通。结果，字线驱动器40从电压生成电路42将电压(3v)供给至字线wl。另外，选择存储单元mc中流通的下拉电流ipd依存于被供给至字线wl的电压。即，“l”数据写入相关的编程验证动作时的下拉电流ipd小于正常读出动作时的下拉电流ipd。因此，比第2实施方式更不易通过“l”数据写入的编程验证动作。

＜3-3＞效果

根据所述实施方式，在编程验证动作时，字线驱动器40根据写入选择存储单元mc的数据而使下拉电流ipd变动。并且，使用第1、第2实施方式说明的感测电路32，根据写入选择存储单元mc的数据使上拉电流ipu变动。因此，第3实施方式中，能够比第1、第2实施方式进一步扩大存储单元mc的分布范围。

＜4＞第4实施方式

对第4实施方式进行说明。第4实施方式中，说明读出电路的其他例子。另外，第4实施方式的装置的基本构成及基本动作和所述实施方式的装置是一样的。因此，省略所述实施方式已说明的事项及根据所述实施方式能够容易类推的事项的说明。

＜4-1＞读出电路

其次，使用图22来说明读出电路30的电路构成。图22是表示第4实施方式的半导体存储装置的读出电路的基本构成的电路图。

如图22所示，读出电路30具备列选择电路31、及感测电路32。

第4实施方式的感测电路32中，并不具有第1实施方式的感测电路32说明的用于生成上拉电流ipu-1的构成。具体来说，感测电路32具备位线预充电电路32a、读出放大器32b、电平位移器32c、保持电路32e、保持电路32f、反相器电路32i、nand运算电路32j、及反相器电路32k。

另外，第4实施方式采用的字线驱动器40可以应用第1、第3实施方式说明的字线驱动器40的任意一个。

＜4-2＞动作

以下，说明本实施方式的半导体存储装置的写入动作。基本动作和第1实施方式说明的动作是一样的。为了简化说明，于此说明图7的[时刻t3]～[时刻t4]的第4实施方式的动作。

[时刻t3]～[时刻t4]

字线驱动器40将所需电压输送至选择字线wl。由此，选择字线wl的电位变成“h”电平。由此，进行选择存储单元mc的数据判定。

使用图23、及图24来说明选择存储单元mc的数据判定方法。图23、及图24是表示在第4实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。另外，图23、及图24中，省略与上拉电流及下拉电流无关系的构成。

于此，使用图23，说明正常读出动作时、或者“h”数据写入的编程验证动作时的上拉电流ipu。在正常读出动作时、或者“h”数据写入的编程验证动作时，将信号ren、及写入数据(data)设为“h”电平，将信号sout设为“l”电平。由此，反相器电路32k基于“h”电平的写入数据(data)，生成“l”电平的信号。nand运算电路32j基于“h”电平的信号ren、及“l”电平的信号，生成“h”电平的信号。此外，反相器电路32i基于nand运算电路32j的输出信号，生成“l”电平的信号。由此，晶体管t7接通。此外，基于“l”电平的信号sout而晶体管t6接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。另外，保持电路的晶体管t8断开(非导通)。

接着，使用图24来说明“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu。

写入“l”数据时，在时刻t3～时刻t4，信号ren及信号sout变成“h”电平，写入数据(data)变成“l”电平。反相器电路32k基于“l”电平的写入数据(data)，生成“h”电平的信号。nand运算电路32j基于“h”电平的信号ren、及反相器电路32k的输出信号，输出“l”电平的信号。晶体管t8基于nand运算电路32j的结果(“l”电平的信号)而接通。此外，晶体管t6基于“l”电平的信号sout而接通。另外，保持电路的晶体管t7断开。由此，从保持电路32f、及32e向选择位线bl供给上拉电流ipu(ipu-3)。

上拉电流ipu-3经由3个晶体管供给。因此，上拉电流ipu-3和上拉电流ipu-2相比有时电流会变小。结果，上拉电流ipu-3有时会小于上拉电流ipu-2。

像这样，“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu为ipu-3(ipu-3＜ipu-2)。因此，“l”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu(ipu-3)小于正常读出动作时、或者“h”数据写入的编程验证动作时的上拉电流ipu(ipu-2)。

＜4-3＞效果

根据所述实施方式，不具有第1实施方式的感测电路32说明的用于生成上拉电流ipu-1的构成。因此，无法使存储“h”数据的存储单元mc的阈值分布比第1～第3实施方式的情况低。不过，存储“l”数据的存储单元mc的阈值分布可以和第1～第3实施方式的情况一样高。因此，第4实施方式能够比第1实施方式的比较例更扩大存储单元mc的分布范围。

此外，通过应用第3实施方式说明的字线驱动器40，能够比应用第1实施方式说明的字线驱动器40的情况更扩大存储单元mc的分布范围。

＜5＞第5实施方式

对第5实施方式进行说明。第5实施方式中，说明读出电路的其他例子。另外，第5实施方式的装置的基本构成及基本动作和所述实施方式的装置是一样的。因此，省略所述实施方式已说明的事项及根据所述实施方式能够容易类推的事项的说明。

＜5-1＞读出电路

其次，使用图25，说明读出电路30的电路构成。图25是表示第5实施方式的半导体存储装置的读出电路的基本构成的电路图。

如图25所示，读出电路30具备列选择电路31、及感测电路32。

第5实施方式的感测电路32中，不具有第1实施方式的感测电路32说明的用于生成上拉电流ipu-3的构成。具体来说，感测电路32具备位线预充电电路32a、读出放大器32b、电平位移器32c、保持电路32d、保持电路32e、nand运算电路32g、反相器电路32h、反相器电路32i、及nand运算电路32j。

另外，第5实施方式采用的字线驱动器40可以应用第1、第3实施方式说明的字线驱动器40任意一个。

＜5-2＞动作

以下，说明本实施方式的半导体存储装置的写入动作。基本动作和第1实施方式说明的动作是一样的。为了简化说明，于此说明图7的[时刻t3]～[时刻t4]的第5实施方式的动作。

[时刻t3]～[时刻t4]

字线驱动器40将所需电压输送至选择字线wl。由此，选择字线wl的电位变成“h”电平。由此，进行选择存储单元mc的数据判定。

使用图26、及图27来说明选择存储单元mc的数据判定方法。图26、及图27是表示在第5实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。另外，图26、及图27中，省略与上拉电流及下拉电流无关的构成。

于此，使用图26，说明正常读出动作时、或者“l”数据写入的编程验证动作时的上拉电流ipu。在正常读出动作时、或者“l”数据写入的编程验证动作时，将信号ren设为“h”电平，将信号sout、及写入数据(data)设为“l”电平。由此，nand运算电路32j生成“h”电平的信号。此外，反相器电路32i基于从nand运算电路32j接收的“h”电平的信号，生成“l”电平的信号。由此，晶体管t7接通。此外，基于“l”电平的信号sout而晶体管t6接通。结果，从保持电路32e向选择位线bl供给上拉电流ipu(ipu-2)。另外，其他保持电路的晶体管t5断开。

接着，使用图27来说明“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu。

写入“h”数据时，在时刻t3～时刻t4，信号ren及写入数据(data)变成“h”电平，信号sout变成“l”电平。反相器电路32h基于“l”电平的信号sout，生成“h”电平的信号。nand运算电路32g基于“h”电平的信号ren、写入数据(data)、及反相器电路32h的输出信号，输出“l”电平的信号。晶体管t5基于nand运算电路32g的结果(“l”电平的信号)而接通。由此，从保持电路32d向选择位线bl供给上拉电流ipu(ipu-1)。

此外，nand运算电路32j基于“h”电平的写入数据(data)及信号ren，生成“l”电平的信号。此外，反相器电路32i基于“l”电平的信号，生成“h”电平的信号。由此，晶体管t7断开。

上拉电流ipu-1是经由1个晶体管被供给，另一方面，上拉电流ipu-2是经由2个晶体管被供给。因此，上拉电流ipu-2相比上拉电流ipu-1有时电流会变小。结果，上拉电流ipu-2有时会小于上拉电流ipu-1。

像这样，“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu为ipu-1。因此，“h”数据写入的编程验证动作(时刻t3～时刻t4)中的上拉电流ipu(ipu-1)大于正常读出时的上拉电流ipu(ipu-2)。

＜5-3＞效果

根据所述实施方式，不具有第1实施方式的感测电路32说明的用于生成上拉电流ipu-3的构成。因此，不能使存储“l”数据的存储单元mc的阈值分布比第1～第3实施方式的情况高。不过，能够使存储“h”数据的存储单元mc的阈值分布和第1～第3实施方式的情况一样低。因此，第5实施方式能够比第1实施方式的比较例更扩大存储单元mc的分布范围。

此外，通过应用第3实施方式说明的字线驱动器40，能够比应用第1实施方式说明的字线驱动器40的情况更扩大存储单元mc的分布范围。

虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变化包含于发明的范围或主旨，且包含于权利要求书记载的发明及其均等范围内。