本发明涉及存储器技术领域，特别是涉及一种虚拟接地闪存读取电路。
背景技术：
图1为一种现有技术的虚拟接地闪存读取电路的电路示意图，如图1所示，该虚拟接地闪存读取电路包括虚拟接地闪存阵列10、列译码电路20、电压控制电路30和灵敏放大器40。虚拟接地闪存阵列10由若干虚拟接地存储单元组成，用于存储信息，图示仅给出选中存储单元及其邻近的4个存储单元cell0、cell1、cell2、cell3；列译码电路20由nmos管m00/m10、m1/m11、m02/m12、m03/m13组成，用于在列控制信号y0和y1的控制下将选中存储单元的读出电流传输至灵敏放大器40的输入端；电压控制电路30由两个电压跟随器组成，用于将选中存储单元之邻近存储单元的位线电压调整为与选中存储单元的位线电压一致以避免读出电流损耗或被干扰；灵敏放大器40一般为比较器和反相器组成，用于将读出电流与参考电流进行比较以得到选中存储单元的存储信息。
具体地，对于一个m*n的存储阵列，第一控制栅线cg0i、字线wli和第二控制栅线cg1i分别连接至存储单元celli的第一控制栅端、字线端和第二控制栅端(i＝0，1，2，3，……，m-1)，位线bl0连接至存储单元cell0的源极端和列译码管m00的漏极，位线blj连接至存储单元cell(j-1)的漏极端、存储单元cellj的源极端和列译码管m0j的漏极(j＝1，2，3，……，n-1)，位线bln连接至存储单元cell(n-1)的漏极端和列译码管m0n的漏极，列译码管m0j的源极连接列译码管m1j的漏极(j＝0，1，2，3，……，n)，列控制信号y0和y1分别连接至列译码管m0j的栅极和列译码管m1j的栅极(j＝0，1，2，3，……，n)，列译码管m10的源极连接地(选中cell0)，列译码管m11的源极即d点连接至灵敏放大器40的输入端和电压跟随器1/2的输入端(选中cell0)，列译码管m12的源极连接至电压跟随器1的输出端即p1点，列译码管m13的源极连接至电压跟随器2的输出端即p2点，灵敏放大器40的输出连接至后续处理电路(未示出)。
电压控制电路30的电压跟随器使得选中存储单元之邻近存储单元的列译码输出节点即p1点和p2点电压钳制在与选中存储单元的列译码输出节点即d点相同的电压。在读取操作过程中，由于列译码电路20的译码阵列mos管m01/m11和m02/m12流过的电流大小不同，选中存储单元的位线电压即f点电压(位线bl1电压)和选中存储单元之邻近存储单元的位线电压即g点电压(位线bl2电压)之间存在电压差，f点的电压小于g点电压，出现了从g点流向f点的侧边漏电ileak，灵敏放大器读取到的电流isense并不等于选中存储单元的读出电流icell，而是小于icell，即isense＝icell-ileak，影响了读余量，降低了闪存读操作输出的准确性。
技术实现要素：
为克服上述现有技术存在的不足，本发明之目的在于提供一种虚拟接地闪存读取电路以提高虚拟接地闪存电路读操作输出的准确性。
为达上述及其它目的，本发明提出一种虚拟接地闪存读取电路，包括：虚拟接地闪存阵列、列译码电路、电压控制电路以及灵敏放大器，所述电压控制电路用于将选中存储单元邻近存储单元的两条位线对应的列译码单元的另一端相连，并将该两条位线后的两条位线的位线电压通过电压跟随器调整为与选中存储单元的位线电压一致以避免读出电流损耗或被干扰。
进一步地，所述电压控制电路包括多个电压跟随器，以通过电压跟随器将其他位线电压调整为与选中存储单元的位线电压一致。
进一步地，所述电压控制电路使得所述灵敏放大器检测到的电流与流经存储单元的电流相近或相等。
进一步地，所述列译码电路包括多个列译码单元，用于在列控制信号y0和y1的控制下利用各列译码单元通过位线将选中存储单元的读出电流传输至灵敏放大器的输入端。
进一步地，所述列译码单元包括两个源漏相接的mos管，该源漏相接的两个mos管的另一漏极接相应存储单元的位线。
进一步地，所述mos管为nmos管。
进一步地，所述选中存储单元对应的列译码单元的另一源极端连接邻近存储单元中紧邻的位线对应的列译码单元的另一源极端，所述选中存储单元对应的列译码单元的另一源极端还通过电压跟随器连接其他列译码单元的另一源极端。
进一步地，所述虚拟接地闪存阵列包括若干虚拟接地存储单元，用于存储信息。
进一步地，若还有其他位线，则将其他位线悬浮
进一步地，所述灵敏放大器包括比较器和反相器。
与现有技术相比，本发明一种虚拟接地闪存读取电路通过将选中存储单元对应的列译码单元的另一端连接邻近存储单元中紧邻的位线对应的列译码单元的另一端，并将其他位线电压通过电压跟随器调整为与选中存储单元的位线电压一致以避免读出电流损耗或被干扰，提高了虚拟接地闪存电路读操作输出的准确性。
附图说明
图1为一种现有技术的虚拟接地闪存读取电路的电路示意图；
图2为本发明一种虚拟接地闪存读取电路之较佳实施例的电路结构图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种虚拟接地闪存读取电路之较佳实施例的电路结构图。如图2所示，本发明一种虚拟接地闪存读取电路包括虚拟接地闪存阵列10、列译码电路20、电压控制电路30和灵敏放大器40。
其中，虚拟接地闪存阵列10由若干虚拟接地存储单元组成，用于存储信息，图示仅给出选中存储单元及其邻近的共4个存储单元cell0、cell1、cell2、cell3，本发明不以此为限；列译码电路20由多个列译码单元(在本发明实施例中，由对应四个存储单元的位线5个列译码单元nmos管m00/m10、m1/m11、m02/m12、m03/m13组成，但不以此为限)组成，用于在列控制信号y0和y1的控制下利用各列译码单元通过位线将选中存储单元的读出电流传输至灵敏放大器40的输入端；电压控制电路30由两个电压跟随器组成，将选中存储单元的邻近存储单元的两条位线对应的列译码单元的另一端相连，并将该两条位线后的两条位线的位线电压通过电压跟随器调整为与选中存储单元的位线电压一致以避免读出电流损耗或被干扰；灵敏放大器40由比较器和反相器组成，用于将读出电流与参考电流进行比较以得到选中存储单元的存储信息。
具体地，对于一个m*n的存储阵列，第一控制栅线cg0i、字线wli和第二控制栅线cg1i分别连接至存储单元celli的第一控制栅端、字线端和第二控制栅端(i＝0，1，2，3，……，m-1)，位线bl0连接至存储单元cell0的源极端和列译码管m00的漏极，位线blj连接至存储单元cell(j-1)的漏极端、存储单元cellj的源极端和列译码管m0j的漏极(j＝1，2，3，……，n-1)，位线bln连接至存储单元cell(n-1)的漏极端和列译码管m0n的漏极，列译码管m0j的源极连接列译码管m1j的漏极(j＝0，1，2，3，……，n)，列控制信号y0和y1分别连接至列译码管m0j的栅极和列译码管m1j的栅极(j＝0，1，2，3，……，n)，列译码管m10的源极连接地(选中cell0)，列译码管m11的源极即d点连接至列译码管m12的源极、灵敏放大器40的输入端和电压跟随器1/2的输入端(选中cell0)，列译码管m13的源极连接至电压跟随器1的输出端即p1点，列译码管m14的源极连接至电压跟随器2的输出端即p2点，灵敏放大器40的输出连接至后续处理电路(未示出)。
电压控制电路30的电压跟随器使得选中存储单元的后续存储单元的列译码输出节点即p1点和p2点电压钳制在与选中存储单元的列译码输出节点即d点相同的电压。在读取操作过程中，由于列译码电路20的译码阵列mos管m11和m12的漏极相连，流过译码阵列mos管m12的电流iside较小，而流过译码阵列mos管m13的电流也很小，故g点电压(选中存储单元之邻近存储单元的位线bl2电压)和h点(选中存储单元之次邻近存储单元的位线bl3电压)电压基本一致，从而从g点流向f点(选中存储单元的位线bl1)的侧边漏电ileak与流过译码阵列mos管m12的电流iside相等，即ileak＝iside，根据基尔霍夫电流定律，对d点，灵敏放大器读取到的电流isense等于流过译码阵列mos管m11的电流id与流过译码阵列mos管m12的电流iside之和，即id+iside＝isense，对f点，选中存储单元的读出电流icell等于流过译码阵列mos管m11的电流id与流过邻近存储单元cell1的电流ileak之和，即icell＝id+ileak，从而isense＝id+iside＝id+ileak＝icell，即灵敏放大器检测到的电流isense与流经存储单元的电流icell相近或相等，本发明使得灵敏放大器检测到的电流与流经存储单元的电流相近或相等，提高了虚拟接地闪存电路读操作输出的准确性。
这里需说明的是，不管存储阵列多少，电压控制电路30都只需两个电压跟随器，左边和右边如果还有存储阵列，bl直接floating就可以了
综上所述，本发明一种虚拟接地闪存读取电路通过将选中存储单元对应的列译码单元的另一端连接邻近存储单元中紧邻的位线对应的列译码单元的另一端，并将其他位线电压通过电压跟随器调整为与选中存储单元的位线电压一致以避免读出电流损耗或被干扰，提高了虚拟接地闪存电路读操作输出的准确性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。