数据复制的制作方法

本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及用于数据复制的设备及方法。

背景技术

存储器装置通常被提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)及晶闸管随机存取存储器(tram)等。非易失性存储器可通过在不供电时留存经存储数据提供永久数据且可包含nand快闪存储器、nor快闪存储器及电阻可变存储器，例如相变随机存取存储器(pcram)、电阻式随机存取存储器(rram)及磁阻式随机存取存储器(mram)，例如自旋力矩转移随机存取存储器(sttram)等。

电子系统通常包含若干处理资源(例如，一或多个处理器)，其可检索及执行指令且将经执行指令的结果存储到适当的位置。处理器可包括若干功能单元，例如算术逻辑单元(alu)电路、浮点单元(fpu)电路及组合逻辑块，例如，所述组合逻辑块可用于通过对数据(例如，一或多个操作数)执行操作来执行指令。如本文使用，操作可为例如布尔运算，例如and、or、not、nand、nor及xor及/或其它运算(例如，逆运算、移位运算、数学运算、统计运算以及许多其它可能运算)。举例来说，功能单元电路可用于经由若干操作对操作数执行算术运算，例如加法、减法、乘法及除法。

电子系统中的若干组件可涉及将指令提供到功能单元电路以供执行。所述指令可例如由处理资源(例如控制器及/或主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。指令及/或数据可在功能单元电路开始对数据执行指令之前从存储器阵列检索且排序及/或缓冲。此外，因为不同类型的操作可通过功能单元电路在一或多个时钟循环中执行，所以指令及/或数据的中间结果也可被排序及/或缓冲。在一或多个时钟循环中完成操作的序列可称为操作循环。就计算设备及/或系统的处理及计算性能及功率消耗来说，完成操作循环所耗费的时间成本高昂。

在许多例子中，处理资源(例如，处理器及相关联的功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。处理性能可在存储器中处理器(pim)装置中得到改进，其中处理器可内部地且接近存储器实施(例如，直接在与存储器阵列相同的芯片上实施)。存储器中处理装置可通过减少及/或消除外部通信来节省时间及/或电力。

技术实现要素：

根据一些实施例，一种设备包括：多个感测电路，其各自包括感测放大器及计算组件；及控制器，其经配置以导致复制存储于第一计算组件中的数据值使得所述数据值被传播到第二计算组件。

根据一些实施例，一种设备包括：控制信号逻辑；控制信号线；及多个存储位置，其中：所述控制信号逻辑经配置以启用数据复制信号；且所述控制信号线经配置以断言所述数据复制信号以导致经复制数据值从所述多个存储位置之中的第一存储位置传送到所述多个存储位置之中的第二存储位置，其中所述第一存储位置在第一计算组件中且所述第二存储位置在第二计算组件中。

根据一些实施例，一种系统包括：第一感测电路，其包含第一感测放大器及第一计算组件；第二感测电路，其包含第二感测放大器及第二计算组件；及控制器，其经配置以导致经复制数据值从所述第一计算组件传送到所述第二计算组件。

根据一些实施例，一种方法包括：确定与第二存储位置相关联的复制掩码被启用；生成经复制数据值；及至少部分基于确定与所述第二存储位置相关联的复制掩码被启用将所述经复制数据值从第一存储位置传送到所述第二存储位置。

附图说明

图1是根据本发明的若干实施例的呈包含存储器装置的计算系统形式的设备的框图。

图2是说明根据本发明的若干实施例的存储器装置的感测电路的示意图。

图3是说明根据本发明的若干实施例的在存储器装置中用于数据复制的电路的示意图。

图4是说明根据本发明的若干实施例的感测电路的示意图。

图5是说明根据本发明的若干实施例的用于数据复制的实例布线配置的示意图。

图6a是说明根据本发明的若干实施例的数据复制的实例的流程图。

图6b是说明根据本发明的若干实施例的数据复制的另一实例的流程图。

图7是说明根据本发明的若干实施例的由图5中展示的感测电路实施的可选择逻辑运算结果的逻辑表。

具体实施方式

本发明包含用于数据复制的设备及方法。实例设备包含：多个感测电路，其包括相应感测放大器及计算组件；及控制器。所述控制器可经配置以导致复制存储于第一计算组件中的数据值使得所述数据值被传播到第二计算组件。

进位传播(例如，数据在存储器装置中的存储位置之间的传送)可为各种算术运算(例如水平算术运算)的瓶颈。如本文使用，水平算术运算包含其中相同数目个位定位在不同存储位置中的运算。

在若干实施例中，与一些方法相比，可减少进位传播操作所消耗的时间量及/或电量及/或用于进位传播操作的物理布线量。举例来说，本文描述的实施例可允许在单个步骤中进行数据复制，这与一些方法中所利用的多个步骤形成对照。作为另一实例，与可依赖于在多个存储位置之间移位数据以进行进位传播的一些方法相比，实施例可允许更快数据传送。举例来说，一些实施例可利用k个存储位置以用于在长度为k的字上进位传播，这与用于进位传播的一些基于移位链的方法中所使用的2k形成对照。如本文使用，“数据复制”是指其中存储于存储位置中的数据值被复制且被传播到一或多个不同存储位置的操作。在若干实施例中，数据值可在复制操作之后被擦除；然而，实施例不限于此且数据值可在数据复制操作执行之后存储于存储位置中。

在本发明的以下详细描述中，参考形成本发明的一部分且通过说明展示可如何实践本发明的一或多个实施例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例，且可在不背离本发明的范围的情况下进行过程、电及结构变化。

如本文使用，特定来说，关于图中的参考元件符号，例如“x”、“y”、“n”、“m”等的标志符指示可包含如此指定的若干特定特征。还应理解，本文使用的术语是仅出于描述特定实施例的目的，且不希望具限制性。如本文使用，单数形式“一(a/an)”及“所述”可包含单数及复数指示物两者，除非上下文另外明确指示。另外，“若干”、“至少一个”及“一或多个”(例如，若干存储器库)可指代一或多个存储器库，而“多个”希望指代一个以上此类事物。此外，贯穿本申请案在许可意义(即，可能、能够)上而非在强制意义上使用词“可(can/may)”。术语“包含”及其派生物意味着“包含(但不限于)”。术语“耦合(coupled/coupling)”意味着直接或间接物理连接或用于存取命令及/或数据及命令及/或数据的移动(传输)(视上下文情况而定)。本文可互换地使用术语“数据”及“数据值”，且其可具有相同意义(视上下文情况而定)。

本文的图遵循编号惯例，其中第一数字或前几个数字对应于图号且剩余数字识别图中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字识别。举例来说，150可为图1中的参考元件“50”，且类似元件可在图2中参考为250。如应了解，本文各种实施例中展示的元件可经添加、交换及/或消除以便提供本发明的若干额外实施例。另外，图中提供的元件的比例及/或相对尺度希望说明本发明的某些实施例且不应以限制意义理解。

图1是根据本发明的若干实施例的呈包含存储器装置120的计算系统100形式的设备的框图。如本文使用，存储器装置120、控制器140、通道控制器143、存储器阵列130、感测电路150及/或若干额外锁存器170也可单独地被视为“设备”。

如本文使用，额外锁存器170希望提供额外功能性(例如，外围放大器)，其感测(例如，读取、存储、高速缓存)阵列中的存储器单元的数据值，且与本文描述的感测组件条带的感测放大器不同(例如，如图2中的206处及图3中的对应参考数字处展示)。因而，额外锁存器可包含在“锁存器组件170”中。举例来说，锁存器组件170的锁存器可定位在存储器装置的库121的外围上。相比之下，定位在多个感测组件条带中的感测放大器可物理地与库中的存储器单元的每一子阵列相关联。

图1中的系统100包含主机110，其耦合(例如，连接)到包含存储器阵列130的存储器装置120。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含若干处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。系统100可包含分离的集成电路，或主机110及存储器装置120两者可在同一集成电路上。系统100可为例如服务器系统及/或高性能计算(hpc)系统及/或其一部分。尽管图1中展示的实例说明具有冯·诺依曼架构的系统，但本发明的实施例可实施于非冯·诺依曼架构中，其可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，cpu、alu等)。

为了清楚起见，系统100已经简化以集中在与本发明特别相关的特征上。存储器阵列130可为dram阵列、sram阵列、sttram阵列、pcram阵列、tram阵列、rram阵列、nand快闪阵列及/或nor快闪阵列以及其它类型的阵列。阵列130可包含存储器单元，其经布置于由存取线(在本文中其可称为字线或选择线)耦合的行及由感测线(在本文中其可称为数据线或数字线)耦合的列中。尽管图1中展示了单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干阵列130(例如，dram单元、nand快闪单元等的若干库)。

存储器装置120可包含地址电路142，其锁存由i/o电路144通过总线156(例如，外部数据总线、连接到主机110的外部i/o总线、64位宽数据总线等)提供的地址信号，i/o电路144可包括内部i/o总线。举例来说，内部i/o总线(例如，图1b中说明的内部总线147-1、…、147-n)可在存储器库与i/o引脚(例如，dramdq)之间传送数据。

可将状态及异常信息从存储器装置120的控制器140提供到通道控制器143，例如，通过带外(oob)总线157，所述状态及异常信息又可从通道控制器143被提供到主机110。通道控制器143可包含逻辑组件160，其分配每一相应库阵列中的多个位置(例如，针对子阵列的控制器)以存储库命令、应用指令(例如，针对操作序列)及与多个存储器装置中的每一者的操作相关联的各种库的参数(例如，pim命令)。通道控制器143可将命令(例如，pim命令)发送到多个存储器装置120-1、…、120-n以将那些程序指令存储于存储器装置的给定库内。如本文使用，“pim命令”是由存储器库内的处理元件(例如，经由感测电路150)执行的命令，这与导致由外部处理组件(例如主机110)对数据进行操作的正常的dram命令(例如，读取/写入命令)形成对照。

地址信号通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。数据可通过使用感测电路150的若干感测放大器(如本文描述)感测感测线(数字线)上的电压及/或电流变化从存储器阵列130感测(读取)。感测放大器可从存储器阵列130读取及锁存一页(例如，一行)数据。如本文描述的额外计算电路可耦合到感测电路150且可组合感测放大器一起使用以感测、存储(例如，高速缓存及/或缓冲)、执行计算功能(例如，运算)及/或移动数据。i/o电路144可用于通过总线156与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。

控制器140(例如，库控制逻辑及定序器)可解码由控制总线154从主机110提供的信号(例如，命令)。这些信号可包含芯片启用信号、写入启用信号及/或地址锁存信号，其可用于控制对存储器阵列130执行的操作，包含数据感测、数据存储、数据移动(例如，复制、传送及/或传输数据值)、数据写入及/或数据擦除操作以及其它操作。在各种实施例中，控制器140可负责执行来自主机110的指令及存取存储器阵列130。控制器140可为状态机、定序器或某种其它类型的控制器。

下文(例如，在图2及3中)进一步描述感测电路150的实例。例如，在若干实施例中，感测电路150可包含若干感测组件(例如，若干感测放大器及计算组件)，其可用作累加器且可用于在每一子阵列中执行操作(例如，对与互补感测线相关联的数据执行操作)。

在若干实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入执行操作且参与数据的移动以用于到存储器阵列130中的不同位置的复制、传送、写入、逻辑及/或存储操作而无需经由感测线地址存取传送数据(例如，无需触发列解码信号)。因而，各种计算功能可使用感测电路150执行且在感测电路150内执行，而非(或相关联地)由感测电路150外部的处理资源执行(例如，由与主机110相关联的处理器及/或定位于存储器装置120(例如控制器140上或其它地方)上的其它处理电路执行，例如alu电路)。

在各种先前方法中，与操作数相关联的数据(例如)将经由感测电路从存储器读取且经由i/o线(例如，经由本地i/o线及/或全局i/o线)及/或总线(例如，外部数据总线156)被提供到外部alu电路。外部alu电路可包含若干寄存器且可使用操作数执行计算功能，且结果将经由i/o线被传送回到阵列。相比之下，在本发明的若干实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行操作且将结果存储回到存储器阵列130而无需启用耦合到感测电路150的i/o线(例如，本地i/o线)。在若干实施例中，提供可用作pimram的方法及设备。如本文使用，“pimram”是指随机存取存储器，其中操作可执行而无需经由总线(例如，外部总线156)将待对其执行操作的数据传送到外部位置(例如主机处理器)。在pimram操作中，在库之间传送数据而无需使用裸片外部的数据总线是有用的。感测电路150可以与阵列的感测线相同的间距形成。作为实例，一对互补存储器单元可具有6f²间距(例如，3f×2f)的单元大小。如果互补存储器单元的一对互补感测线的间距是3f，那么感测电路符合间距指示感测电路(例如，每相应互补感测线对一感测放大器及对应计算组件)经形成以配合于互补感测线的3f间距内。锁存器组件170可包含锁存器，如本文描述，且可经由共享i/o线耦合到感测电路150，但可与感测电路150不同。

在若干实施例中，无需阵列130及感测电路150外部的电路来执行计算功能，因为感测电路150可经控制以执行与此类计算功能相关联的适当操作而无需使用外部处理资源。在一些实施例中，感测组件可以每列为基础用作1位处理元件。因此，感测电路150可用于至少在某一程度上补充或取代此外部处理资源(或至少此外部处理资源的带宽消耗)。

然而，在若干实施例中，感测电路150可用于执行除了由外部处理资源(例如，主机110)执行的操作之外的操作(例如，执行指令)。例如，主机110及/或感测电路150可限于执行仅某些操作及/或特定数目个操作。

启用i/o线可包含启用(例如，接通、激活)晶体管，其具有耦合到解码信号(例如，列解码信号)的栅极及耦合到i/o线的源极/漏极。然而，实施例不限于不启用i/o线。例如，在若干实施例中，感测电路150可用于执行操作而无需启用阵列的列解码线；然而，本地i/o线可经启用以便将结果传送到适当位置而非传送回到阵列130，例如，传送回到外部寄存器。启用(例如，触发)dq引脚可类似地消耗显著电力及时间(例如，需要额外时钟循环(tck)以进行数据传送)。

图2是说明根据本发明的若干实施例的感测电路250的示意图。感测电路250可对应于图1中展示的感测电路150。

存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2，等等。在此实施例中，存储器阵列230是1t1c(一晶体管一电容器)存储器单元dram阵列，但可使用配置的其它实施例(例如，每存储器单元具有两个晶体管及两个电容器的2t2c)。在若干实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏所述数据使得最初存储于单元中的数据在读取之后刷新)。

存储器单元阵列230可经布置于由存取(字)线204-x(行x)、204-y(行y)等耦合的行及由互补感测线对(例如，图2中展示的数字线digit(d)及digit(d)_及图3中展示的digit_0与digit_0*)耦合的列中。对应于每一互补感测线对的个别感测线也可分别称为digit(d)的数字线205-1及digit(d)_的数字线205-2，或图3中的对应参考数字。尽管在图2中仅展示一对互补数字线，但本发明的实施例不限于此，且存储器单元阵列可包含存储器单元的额外列及数字线(例如，4,096、8,192、16,384等)。

尽管将行及列说明为正交定向于平面中，但实施例不限于此。举例来说，行及列可相对于彼此定向于任何可行三维配置中。举例来说，行及列可定向成相对于彼此成任何角度，可定向在基本上水平平面或基本上垂直平面中及/或可定向于折叠拓扑以及其它可能三维配置中。

存储器单元可耦合到不同数字线及字线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到数字线205-1(d)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-y。晶体管202-2的第一源极/漏极区域可耦合到数字线205-2(d)_，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-x。单元板，如图2中展示，可耦合到电容器203-1及203-2中的每一者。单元板可为共同节点，在各种存储器阵列配置中，参考电压(例如，接地)可施加到所述共同节点。

根据本发明的若干实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括感测放大器206及对应于存储器单元的相应列(例如，耦合到相应互补数字线对)的计算组件231。感测放大器206可耦合到互补数字线对205-1及205-2。计算组件231可经由导通门207-1及207-2耦合到感测放大器206。导通门207-1及207-2的栅极可耦合到操作选择逻辑213。

操作选择逻辑213可经配置以包含：导通门逻辑，其用于控制耦合在感测放大器206与计算组件231之间未转置的互补数字线对的导通门；及交换门逻辑，其用于控制耦合在感测放大器206与计算组件231之间转置的互补数字线对的交换门。操作选择逻辑213也可耦合到互补数字线对205-1及205-2。操作选择逻辑213可经配置以基于所选择的操作控制导通门207-1及207-2。

可操作感测放大器206以确定存储于所选择的存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括交叉耦合锁存器，其在本文中可称为初级锁存器或“b”锁存器。在图2中说明的实例中，对应于感测放大器206的电路包括锁存器215，其包含耦合到互补数字线对(d)205-1及(d)_205-2的四个晶体管。然而，实施例不限于此实例。锁存器215可为交叉耦合锁存器(例如，一对晶体管的栅极)，例如n沟道晶体管(例如，nmos晶体管)227-1及227-2与另一对晶体管(例如p沟道晶体管(例如，pmos晶体管)229-1及229-2)的栅极交叉耦合。

在操作中，当感测到(读取)存储器单元时，数字线205-1(d)或205-2(d)_中的一者上的电压将略大于数字线205-1(d)或205-2(d)_中的另一者上的电压。act信号及rnl*信号可经驱动为低以启用(例如，触发)感测放大器206。具有较低电压的数字线205-1(d)或205-2(d)_将在比pmos晶体管229-1或229-2中的另一者更大的程度上接通pmos晶体管229-1或229-2中的一者，借此在比将另一数字线205-1(d)或205-2(d)_驱动为高更大的程度上将具有更高电压的数字线205-1(d)或205-2(d)_驱动为高。

类似地，具有更高电压的数字线205-1(d)或205-2(d)_将在比nmos晶体管227-1或227-2中的另一者更大的程度上接通nmos晶体管227-1或227-2中的一者，借此在比将另一数字线205-1(d)或205-2(d)_驱动为低更大的程度上将具有更低电压的数字线205-1(d)或205-2(d)_驱动为低。因此，在短延迟之后，具有略大电压的数字线205-1(d)或205-2(d)_通过源极晶体管被驱动到供应电压vdd的电压，且另一数字线205-1(d)或205-2(d)_通过吸收器晶体管被驱动到参考电压(例如，接地)的电压。因此，交叉耦合nmos晶体管227-1及227-2及pmos晶体管229-1及229-2用作感测放大器对，其放大数字线205-1(d)或205-2(d)_上的差分电压且操作以锁存从所选择的存储器单元感测到的数据值。

实施例不限于图2中说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。而且，本发明的实施例不限于折叠数字线架构，例如图2中展示的折叠数字线架构。

感测放大器206可连同计算组件231操作以使用来自阵列的数据作为输入执行各种操作。在若干实施例中，操作的结果可被存储回到阵列而无需经由数字线地址存取传送及/或在库之间移动而无需使用外部数据总线(例如，无需触发列解码信号使得数据经由本地i/o线传送到阵列及感测电路外部的电路)。因而，本发明的若干实施例可使用比各种先前方法更少的电力实现执行操作及与其相关联的计算功能。另外，因为若干实施例提供传送数据而无需跨越本地及/或全局i/o线及/或外部数据总线传送数据的能力，所以与先前方法相比，若干实施例可实现经改进处理能力。

感测放大器206可进一步包含平衡电路214，其可经配置以使数字线205-1(d)及205-2(d)_平衡。在此实例中，平衡电路214包括耦合于数字线205-1(d)与205-2(d)_之间的晶体管224。平衡电路214还包括晶体管225-1及225-2，其各自具有耦合到平衡电压(例如，vdd/2)的第一源极/漏极区域，其中vdd是与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合数字线205-1(d)，且晶体管225-2的第二源极/漏极区域可耦合数字线205-2(d)_。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(eq)控制信号线226。因而，激活eq会启用晶体管224、225-1及225-2，这有效地使数字线205-1(d)及205-2(d)_短接在一起且短接到平衡电压(例如，vdd/2)。

尽管图2展示包括平衡电路214的感测放大器206，但实施例不限于此，且平衡电路214可与感测放大器206离散地实施，以与图2中展示的配置不同的配置实施，或根本不实施。

如图2中展示，计算组件231还可包括锁存器，其可在本文中称为次级锁存器264或“a”锁存器。次级锁存器264可以类似于上文关于初级锁存器215描述的方式的方式经配置及操作。在此实例中，包含于次级锁存器中的交叉耦合p沟道晶体管(例如，pmos晶体管)对使其相应源极耦合到供应电压212-2(例如，vdd)，且次级锁存器的交叉耦合n沟道晶体管(例如，nmos晶体管)对使其相应源极选择性地耦合到参考电压212-1(例如，接地)，使得次级锁存器被连续启用。计算组件231的配置不限于图2中展示的配置，且各种其它实施例是可行的。

图3是说明根据本发明的若干实施例的用于在存储器装置中进行数据复制的电路的示意图。图3展示八个感测放大器(例如，分别在306-0、306-1、…、306-7处展示的感测放大器0、1、…、7)，其各自耦合到相应互补感测线对(例如，数字线305-1及305-2)。图3还展示八个计算组件(例如，在331-0、331-1、…、331-7处展示的计算组件0、1、…、7)，其各自经由相应导通门307-1及307-2及数字线305-1及305-2耦合到相应感测放大器(例如，如针对306-0处的感测放大器0所展示)。举例来说，导通门可如图2中展示那样连接且可由操作选择信号pass控制。举例来说，选择逻辑的输出可耦合到导通门307-1及307-2的栅极及数字线305-1及305-2。对应的感测放大器及计算组件对可促成350-0、350-1、…、350-7处指示的感测电路的形成。

图3中的感测放大器306-0、306-1、…、306-7可各自对应于图2中展示的感测放大器206。图3中展示的计算组件331-0、331-1、…、331-7可各自对应于图2中展示的计算组件231。一个感测放大器与一个计算组件的组合可促成经配置成由子阵列的若干感测组件条带及/或锁存器组件共享的共享i/o(sio)线355的dram存储器子阵列325的一部分的感测电路(例如，350-0、350-1、…、350-7)，如本文描述。图3中展示的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的成对组合可包含在感测组件条带中。在一些实施例中，数据可经由sio线355在存储器装置中的子阵列及/或库之间传送。

存储器装置可包含若干感测组件条带，其经配置以包含若干多个感测放大器及计算组件(例如，分别为图3中所展示的306-0、306-1、…、306-7及331-0、331-1、…、331-7)，其可对应于存储器单元的若干多个列(例如，图3中的305-1及305-2)，其中所述若干感测放大器及/或计算组件可选择地(例如，经由列选择电路358-1及358-2)耦合到多个sio线。列选择电路可经配置以通过可选择地耦合到多个(例如，四个、八个及十六个以及其它可能值)感测放大器及/或计算组件可选择地感测子阵列的存储器单元的特定列中的数据。

图3中说明的电路还展示列选择电路358-1及358-2，其经配置以实施关于子阵列325的特定列322、与其相关联的互补数字线305-1及305-2及(例如，由图1中展示的控制器140所引导的)共享i/o线355的数据移动操作。举例来说，列选择电路358-1具有选择线0、2、4及6，其经配置以与对应列(例如列0(332-0)、列2、列4及列6)耦合。列选择电路358-2具有选择线1、3、5及7，其经配置以与对应列(例如列1、列3、列5及列7)耦合。

举例来说，如本文描述，存储器单元阵列可包含dram存储器单元的实施方案，其中控制器经配置以响应于命令经由共享i/o线将数据从源位置移动(例如，复制、传送及/或传输)到目的地位置。在各种实施例中，源位置可在存储器装置中的第一库中，且目的地位置可在存储器装置中的第二库中，及/或源位置可在存储器装置中的一个库的第一子阵列中且目的地位置可在不同库的第二子阵列中。第一子阵列及第二子阵列可在库的相同区段中，或子阵列可在库的不同区段中。

虽然本文说明且描述了包含感测电路、感测放大器、计算组件、感测组件条带、共享i/o线、列选择电路、多路复用器、锁存器组件、锁存器条带及/或锁存器等的各种组合及配置的实例实施例，但本发明的实施例不限于本文明确陈述的那些组合。本文揭示的感测电路、感测放大器、计算组件、感测组件条带、共享i/o线、列选择电路、多路复用器、锁存器组件、锁存器条带及/或锁存器等的其它组合及配置明确包含在本发明的范围内。

图4是说明根据本发明的若干实施例的能够实施xor逻辑运算的感测电路的示意图。图4展示耦合到一对互补感测线405-1及405-2的感测放大器406、逻辑运算选择逻辑413及经由导通门407-1及407-2耦合到感测放大器406的计算组件431。图4中展示的感测放大器406可对应于图2中展示的感测放大器206及图3中展示的对应感测放大器306。图4中展示的计算组件431可对应于图1中的包含计算组件的感测电路150。图4中展示的逻辑运算选择逻辑413可对应于图2中展示的逻辑运算选择逻辑213。导通门407-1及407-2的栅极可由逻辑运算选择逻辑413信号(例如，pass)控制。举例来说，逻辑运算选择逻辑413的输出可耦合到导通门407-1及407-2的栅极。

在一些方法中，计算组件431可包括经配置以向左及右移位数据值的可加载移位寄存器的相应级(例如，移位单元)。举例来说，如图4中说明，移位寄存器中的每一计算组件431(例如，级)包括一对右移位晶体管481及486、一对左移位晶体管489及490及一对反相器487及488。信号phase1r、phase2r、phase1l及phase2l可施加到相应控制线482、483、491及492以根据本文描述的实施例相关联于执行逻辑运算及/或移位数据而启用/停用对应计算组件431的锁存器上的反馈。

然而，在若干实施例中，计算组件可包括可用于数据复制的相应存储位置。举例来说，每一计算组件431可包含至少一个存储位置，其可用作如结合本文中的图5、6a及6b更详细描述的数据复制操作的一部分。在若干实施例中，每一计算组件431(及/或与每一计算组件相关联的每一存储位置)可为透明锁存器，所述透明锁存器只要存在时钟信号就可允许复制数据值。

图4中展示的感测电路展示操作选择逻辑413，其耦合到若干逻辑选择控制输入控制线，包含iso、tf、tt、ft及ff。从多个逻辑运算选择逻辑运算是从逻辑选择控制输入线上的逻辑选择控制信号的状况以及当隔离晶体管450-1及450-2经由被断言的iso控制信号启用时存在于互补感测线对405-1及405-2上的数据值确定。

在若干实施例中，操作选择逻辑413可包含四个逻辑选择晶体管：逻辑选择晶体管462，其耦合于交换晶体管442的栅极与tf信号控制线之间；逻辑选择晶体管452，其耦合于导通门407-1及407-2的栅极与tt信号控制线之间；逻辑选择晶体管454，其耦合于导通门407-1及407-2的栅极与ft信号控制线之间；及逻辑选择额晶体管464，其耦合于交换晶体管442的栅极与ff信号控制线之间。逻辑选择晶体管462及452的栅极通过隔离晶体管450-1(具有耦合到iso信号控制线的栅极)耦合到真正的感测线。逻辑选择晶体管464及454的栅极通过隔离晶体管450-2(也具有耦合到iso信号控制线的栅极)耦合到互补感测线。

存在于互补感测线对405-1及405-2上的数据值可经由导通门407-1及407-2加载到计算组件431中。当导通门407-1及407-2打开时，互补感测线对405-1及405-2上的数据值被传递到计算组件431及/或与计算组件431相关联的存储位置。互补感测线对405-1及405-2上的数据值可为当感测放大器被触发时存储于感测放大器406中的数据值。在此实例中，逻辑运算选择逻辑信号pass是高的以打开导通门407-1及407-2。

iso、tf、tt、ft及ff控制信号可操作以基于感测放大器406中的数据值(“b”)及计算组件431中的数据值(“a”)选择要实施的逻辑功能。特定来说，iso、tf、tt、ft及ff控制信号经配置以独立于存在于互补感测线对405-1及405-2上的数据值选择要实施的逻辑功能(但是经实施逻辑运算的结果可取决于存在于互补感测线对405-1及405-2上的数据值)。举例来说，iso、tf、tt、ft及ff控制信号直接选择要实施的逻辑运算，这是因为存在于互补感测线对405-1及405-2上的数据值未通过逻辑以操作导通门407-1及407-2的栅极。

另外，图4展示交换晶体管442，其经配置以在感测放大器406与计算组件431之间交换互补感测线对405-1及405-2的定向。当交换晶体管442打开时，交换晶体管442的感测放大器406侧上的互补感测线405-1及405-2对上的数据值反向地耦合到交换晶体管442的计算组件431侧上的互补感测线对405-1及405-2，且借此被加载到计算组件431中。

逻辑运算选择逻辑413信号pass可经激活(例如，高)以在iso控制信号线经激活且tt控制信号经激活(例如，高)(其中真正的感测线上的数据值是“1”)或ft控制信号经激活(例如，高)(其中互补感测线上的数据值是“1”)时打开导通门407-1及407-2(例如，传导)。

真正的感测线上的数据值是“1”打开逻辑选择晶体管452及462。互补感测线上的数据值是“1”打开逻辑选择晶体管454及464。如果iso控制信号或相应tt/ft控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极耦合到其的感测线)上的数据值不高，那么导通门407-1及407-2将不通过特定逻辑选择晶体管打开。

逻辑运算选择逻辑信号pass*可经激活(例如，高)以在iso控制信号线经激活且tf控制信号经激活(例如，高)(其中真正的感测线上的数据值是“1”)或ff控制信号经激活(例如，高)(其中互补感测线上的数据值是“1”)时打开交换晶体管442(例如，传导)。如果相应控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极耦合到其的感测线)上的数据值不高，那么交换晶体管442将不通过特定逻辑选择晶体管打开。

pass*控制信号不一定与pass控制信号互补。对于pass及pass*控制信号，同时激活两者或同时取消激活两者是可能的。然而，同时激活pass及pass*控制信号两者使互补感测线对短接在一起，这可为将要避免的破坏性配置。

图4中说明的感测电路经配置以直接从四个逻辑选择控制信号选择要实施的多个逻辑运算中的一者(例如，逻辑运算选择不取决于存在于互补感测线对上的数据值)。逻辑选择控制信号的一些组合可导致导通门407-1及407-2两者及交换晶体管442同时打开，这会使互补感测线对405-1及405-2短接在一起。根据本发明的若干实施例，可由图4中说明的感测电路实施的逻辑运算可为在图7中展示的逻辑表中概述的逻辑运算。

图5是说明根据本发明的若干实施例的用于数据复制的实例布线配置的示意图。如图5中展示，多个存储位置565-1、…、565-n可经提供以存储(例如，锁存)数据值。在一些实施例中，存储位置565-1及存储位置565-n是逻辑上或物理上邻近的存储位置，且可对应于图2中说明的“a”锁存器264。存储位置565-1、…、565-n可包含输入(d)、输出(q)及/或写入启用引脚(we)。

存储位置565-1的输出(q)可耦合到多路复用器563的第一输入，且多路复用器563的输出可耦合到存储位置565-n的输入(d)。在一些实施例中，多路复用器563的第二输入可经配置以经由写入数据信号线585接收写入数据，例如，从额外(例如，相邻)锁存器接收到的写入数据。额外锁存器可类似于图2中说明的“b”锁存器215及/或图4中说明的感测放大器406。在若干实施例中，写入数据可包含从逻辑运算得到的数据。

如图5中展示，多路复用器563可经配置以经由写入控制信号线584接收写入控制信号。写入控制信号可包含复制、写入及/或擦除信号。尽管说明为2:1多路复用器，但多路复用器563可包含额外引脚。举例来说，多路复用器563可为4:1多路复用器、8:1多路复用器等。

在一些实施例中，可提供控制存储逻辑561。控制存储逻辑561可经配置以断言复制启用信号，其可从控制存储装置561的输出(q)传播到and逻辑门567的第一输入。在若干实施例中，复制启用信号可在由控制存储逻辑561断言之前存储在不同锁存器(图5中未展示)处。and逻辑门567的第二输入可经配置以从控制信号线566接收信号。控制信号线566可为耦合到每一存储位置565-1、…、565-n的全局控制信号线。举例来说，控制信号线566可经配置以断言可在存储位置565-1、…、565-n中的一或多者处接收到的复制信号以导致执行数据复制操作。在若干实施例中，可断言控制信号线566上的数据复制信号以导致将经复制数据值从一个存储位置(例如，存储位置565-1)传送到第二存储位置(例如，存储位置565-n)。

and逻辑门567的输出可耦合到or逻辑门568的第一输入。在若干实施例中，or逻辑门568的第二输入可耦合到写入控制信号线584且可接收写入控制信号，如上文描述。在一些实施例中，or逻辑门568的输出可耦合到存储位置565-n的写入启用引脚(we)，且多路复用器563的输出可耦合到存储位置565-n的输入(d)。

图5中说明的组件可用于执行图6a及6b中描述的数据复制操作。举例来说，图6a及6b中描述的数据复制的实例可通过断言来自控制存储装置561、存储位置565-1、…、565-n、控制信号线566的信号及/或来自多路复用器563的信号以导致数据被复制及/或导致经复制数据在存储位置565-1、…、565-n之间传送来执行。尽管图6a及6b中未明确说明，但可提供and逻辑门567及/或or逻辑门568，且其可耦合到存储位置565-1、…、565-n且可用于促成根据若干实施例的数据复制。图5中说明的组件可经配置以生成及/或存储复制掩码(例如，图6a及6b中展示且如结合图6a及6b更详细地论述的复制掩码671)。

图6a是说明根据本发明的若干实施例的数据复制的实例的流程图。多个存储位置673-1、…、673-n可具有与其相关联的复制掩码671。复制掩码671可包含多个相关联复制掩码位672-1、…、673-n。多个存储位置可类似于图2中说明的“a”存储位置264及/或图5中说明的存储位置565-1、…、565-n。如图6a中展示，数据可在相同类型的存储位置(例如，具有关于与存储位置相关联的相应感测电路及/或相应计算组件的相同物理位置或逻辑位置的存储位置)之间流动。在一些实施例中，存储位置可包括一或多个透明锁存器。如本文使用，透明锁存器是与边缘触发形成对照的电平触发的锁存器。举例来说，透明锁存器可经配置以在断言控制信号的时间量内将数据从输入传送到输出。

图6b是说明根据本发明的若干实施例的数据复制的另一实例的流程图。多个存储位置673-1、…、673-n可具有与其相关联的复制掩码671。复制掩码671可包含多个相关联的复制掩码位672-1、…、673-n。多个存储位置可类似于图2中说明的“a”存储位置264及/或图5中说明的存储位置565-1、…、565-n。如图6a中展示，数据可在相同类型的存储位置(例如，具有与其中相应存储位置相关联的相应感测电路及/或相应计算组件相同的物理位置或逻辑位置的存储位置)之间流动。在一些实施例中，复制掩码671可含于“b”存储位置中，例如图2中说明的“b”存储位置206，及/或可含于“b”存储位置中或含于相邻计算组件中。

在图6b的实例中，复制掩码位672-2及672-3经启用，如由影线指示，且复制掩码位672-1及672-n未经启用。如果存储于多个存储位置673-1、…、673-n中的初始数据是“wxyz”，那么向左方向上的所得数据传播操作将产生“wzzz”。举例来说，如果初始数据值“w”存储于存储位置673-n中，初始数据值“x”存储于存储位置673-3中，初始数据值“y”存储于存储位置673-2中，且初始数据值“z”存储于存储位置673-1中，那么向左方向上的数据复制操作将产生“wzzz”，这是因为复制掩码位672-2及672-3导致将数据值“z”从存储位置673-1复制到存储位置673-2，如由箭头674-1指示，从存储位置673-1复制到存储位置673-3，如由箭头674-2指示。在此实例中，数据值“w”存储在存储位置673-n处，这是因为复制掩码位672-n未经启用。即，在若干实施例中，在停用的复制掩码位的情况下，数据值不可在存储位置之间移动，但在启用的复制掩码位的情况下，数据值可在存储位置之间移动。

图7是说明根据本发明的若干实施例的由图4中展示的感测电路实施的可选择逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，tf、tt、ft及ff)连同存在于互补感测线上的特定数据值可用于选择要实施的多个逻辑运算中的一者，这涉及存储于感测放大器406及计算组件431中的起始数据值。四个控制信号连同存在于互补感测线上的特定数据值控制导通门407-1及407-2及交换晶体管442的连续性，这又影响触发之前/之后计算组件431及/或感测放大器406中的数据值。可选择地控制交换晶体管442的连续性的能力促成实施涉及逆数据值(例如，逆操作数及/或逆结果)的逻辑运算以及其它运算。

图7中说明的逻辑表7-1展示在744处的列a中展示的存储于计算组件431中的起始数据值及在745处的列b中展示的存储于感测放大器406中的起始数据值。逻辑表7-1中的另3列标头(756、770及771)指代导通门407-1及407-2及交换晶体管442的连续性，其可取决于四个逻辑选择控制信号(例如，tf、tt、ft及ff)连同存在于互补感测线对405-1及405-2上的特定数据值分别经控制为打开或关闭。“notopen”列对应于导通门407-1及407-2及交换晶体管442都处于非传导状况，“opentrue”对应于导通门407-1及407-2处于传导状况，且“openinvert”对应于交换晶体管442处于传导状况。在逻辑表7-1中未反映对应于导通门407-1及407-2及交换晶体管442都处于传导状况的配置，这是因为此会导致感测线被短接在一起。

经由导通门407-1及407-2及交换晶体管442的连续性的选择控制，逻辑表7-1的上部的三个列中的每一者可与逻辑表7-1的下部的三个列中的每一者组合以提供对应于九种不同逻辑运算的3×3＝9种不同结果组合，如由775处展示的各种连接路径指示。可由感测电路实施的九种不同可选择逻辑运算概述于图7中说明的逻辑表7-2中，包含xor逻辑运算。

图7中说明的逻辑表7-2的列展示包含逻辑选择控制信号的状态的标头780。举例来说，在行776中提供第一逻辑选择控制信号的状态，在行777中提供第二逻辑选择控制信号的状态，在行778中提供第三逻辑选择控制信号的状态，及在行779中提供第四逻辑选择控制信号的状态。在行747中概述对应于结果的特定逻辑运算。

尽管本文说明且描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可代替展示的特定实施例。本发明希望覆盖本发明的一或多个实施例的调适或变化。应理解，以说明性方式而非限制性方式进行了上文描述。所属领域的技术人员在审阅上文描述之后应明白上文实施例的组合及本文未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书以及有权享有此类权利要求书的等效物的完整范围确定。

在前述具体实施方式中，出于简化本发明的目的一些特征被一起分组在单个实施例中。揭示的此方法不应解译为反映本发明揭示的实施例必须使用比每一权利要求中明确陈述的特征更多的特征的意图。而是，如所附权利要求书反映，发明标的物在于少于单个揭示实施例的全部特征。因此，所附权利要求书借此并入具体实施方式中，其中每一权利要求其自身作为单独实施例。