存储器件、物理不可复制功能(PUF)生成器及生成签名的方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及存储器件、物理不可复制功能(puf)生成器及其生成签名的方法。

背景技术：

随着越来越多地使用利用集成电路的电子器件以为各种不同应用提供不同类型信息，越来越需要充分保护可能存储在电子器件中的敏感和/或关键信息，以将对此类信息的访问仅限制于允许访问该信息的其它器件。应用的一些实例包括器件的认证、器件内的机密信息的保护以及两个或更多器件之间的通信的确保。

物理不可复制功能(puf)是通常位于集成电路内的物理结构，其响应于对puf的输入(例如，挑战/请求)而提供多个相应的输出(例如，响应)。每个puf均提供一组或多组请求-响应对。可以通过puf提供的这种请求-响应对来建立集成电路的识别。通过建立识别，可以提供器件之间的安全通信。puf也可以用于现有的认证目的，以代替现有的为电子器件分配标识的方法。由于puf基于制造工艺的固有特性，因此puf具有优于传统认证方法的多种优势，传统认证方法给器件分配(inscribe)标识，但是这种器件可能会更容易地被模仿和/或逆向还原。

技术实现要素：

根据本发明的一个方面，提供了一种存储器件，包括：存储单元阵列，包括多个存储单元，其中，所述多个存储单元的每个均被配置为处于数据状态；以及物理不可复制功能(puf)生成器，包括：第一感测放大器，连接至所述多个存储单元，其中，在访问所述多个存储单元时，所述第一感测放大器被配置为比较所述多个存储单元的第一存储单元和第二存储单元的存取速度，并且基于所述比较，提供用于生成物理不可复制功能签名的第一输出信号；和第一控制器，连接至所述多个存储单元，其中，所述第一控制器被配置为基于从所述第一存储单元和所述第二存储单元接收的相应的第一信号和第二信号向所述第一感测放大器输出使能信号。

根据本发明的另一个方面，提供了一种物理不可复制功能(puf)生成器，包括：第一感测放大器，具有被配置为从多个存储单元的第一存储单元接收信号的第一输入端，以及被配置为从所述多个存储单元的第二存储单元接收信号的第二输入端，其中，所述第一感测放大器被配置为比较所述多个存储单元的所述第一存储单元和所述第二存储单元的存取速度，并且基于所述比较，提供用于生成物理不可复制功能签名的第一输出信号；第一控制器，被配置为向所述第一感测放大器输出使能信号，所述第一控制器具有被配置为从所述第一存储单元的位线接收信号的第一输入端，以及被配置为从所述第二存储单元的位线接收信号的第二输入端。

根据本发明的又一个方面，提供了一种生成物理不可复制功能(puf)签名的方法，包括：提供包括多个存储单元的存储单元阵列，其中，所述多个存储单元中的每个均被配置为处于数据状态，所述存储单元阵列包括具有相应的第一位线和第二位线的第一存储单元和第二存储单元；响应于所述第一位线和所述第二位线上的相应的第一信号和第二信号的每个均达到预定电平，比较所述第一存储单元和所述第二存储单元的访问速度；以及基于所述第一存储单元和所述第二存储单元的访问速度的比较，提供用于生成物理不可复制功能签名的第一输出信号。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的示出包括认证电路的存储器件的实例的框图。

图2是根据一些实施例的示出包括认证电路的示意图的图1中的示例性存储器件的框图。

图3是根据一些实施例的示出sram单元阵列的两个存储单元以及图2的认证电路的感测放大器和控制器的实例的电路图。

图4a是根据一些实施例的示出图2的认证电路的实例的感测放大器和相关的控制器的电路图。

图4b是根据一些实施例的示出图2的认证电路的另一实例的感测放大器和相关的控制器的电路图。

图5是根据一些实施例的示出sram单元阵列的两个存储单元和图2的认证电路的感测放大器的实例以及控制器的实例的电路图。

图6是根据一些实施例的示出图5所示的控制器的脉冲生成器的实例的电路图。

图7示出了根据一些实施例的由图6所示的脉冲生成器的实例生成的波形的实例。

图8示出了根据一些实施例的图5的电路的信号的波形的实例。

图9是根据一些实施例的示出sram单元阵列的两个存储单元和图2的认证电路的感测放大器的另一实例以及控制器的另一实例的电路图。

图10示出了根据一些实施例的图9的电路的信号的波形的实例。

图11是根据一些实施例的示出sram单元阵列的两个存储单元和图2的认证电路的感测放大器的另一实例以及控制器的另一实例的电路图。

图12示出了根据一些实施例的图11的电路的信号的波形的实例。

图13是根据一些实施例的sram单元阵列的两个存储单元和图2的认证电路的感测放大器的另一实例以及控制器的其它实例的电路图。

图14示出了根据一些实施例的图13的电路的信号的波形的实例。

图15是根据一些实施例的示出生成puf签名的方法的实例的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。应该理解，当元件称为“连接至”或“耦接至”至另一元件时，它可以直接连接或耦接至其它元件或可以存在一个或多个中间元件。

物理不可复制功能(puf)通常用于认证和密钥存储，而不需要安全电可擦除可编程只读存储器(eeprom)和/或其它昂贵的硬件(例如，电池支持的静态随机存取存储器)。puf从集成电路(ic)的物理特性导出秘密，而不是将秘密存储在数字存储器中。puf基于这样的思想：即使使用相同的制造工艺来制造多个ic，由于制造可变性，每个ic也可能略有不同。puf利用这种可变性来导出每个ic独有的“秘密”信息(例如，硅“生物识别”)。通常，这种秘密信息称为ic的“签名”。此外，由于限定签名的制造可变性，即使完全了解ic的设计，也不能制造两个相同的ic。可以使用ic的各种类型的可变性来限定这种签名，诸如例如，门延迟、静态随机存取存储器(sram)器件的通电状态和/或ic的多种物理特性的任何一种。

在使用上面提供的静态随机存取存储器(sram)器件的通电状态的实例中，即使sram器件包括对称单元(位)，当sram器件通电时，制造可变性仍可能导致sram器件的每个位均倾向于处于高状态(即，逻辑“1”)或处于低状态(即，逻辑“0”)。这些位的初始通电状态在整个sram器件上随机分布，这产生了可以由puf限定的可变性，以产生sram器件的独特签名。通常，通过使用sram器件的通电状态生成puf签名称为“基于通电sram的puf”。通常，使用基于通电sram的puf生成puf签名使用sram器件的通电和断电的至少一次重复，这可能在操作sram器件时不利地导致额外的功耗，并且可能需要更长的时间来生成签名(例如，有限的产量)。更进一步地，sram器件的每个位的通电状态通常经受多种局部环境参数的影响，多种局部环境参数诸如例如，位的操作温度、位的电源电压、位所容许的应力、位的老化效应等。因此，位于两个不同位置处的两个位的通电状态可能显着地取决于两个位所经受的相应局部环境参数。因此，基于这两个位的通电状态生成的puf签名可能不太可靠。使用ic的物理特性来生成puf签名的其它类型的传统puf可能具有与上述类似的问题。因此，传统的puf不是在所有方面都已完全令人满意。

本发明的实施例提供了各个系统和方法，以通过比较存储器件的两个存储单元的访问速度(例如，读取速度)来生成至少用于存储器件的puf签名位。由于公开的系统和方法基于读取速度的比较生成puf签名，因此不需要重复对存储器件的通电和断电，这消除了传统的基于通电sram的puf面临的功耗问题。此外，通过比较存储器件的两个相邻存储单元的读取速度(以生成puf签名)，puf签名可以较少地经受如上所述的环境参数的影响，并且因此可以更可靠。此外，在某些公开的实施例中，比较两个存储单元的访问速度基于从存储单元本身接收的信号而不是基于实证导出(empiricallyderived)的信号(诸如全局时钟信号)启动，从而为比较访问速度提供了更稳定的读取裕度。

图1示出了根据各个实施例的存储器件100。在图1所示的实施例中，存储器件100包括存储单元阵列102、认证电路104、预充电/预放电(pc/pd)电路106、行解码器108、可选列解码器110、输入/输出(i/o)电路112和控制逻辑114。此外，如图1示出的，存储单元阵列102包括嵌入式电压控制器116。在一些实施例中，虽然未在图1中示出，但是所有组件(即，102、104、106、108、110和112)可以彼此连接并且连接至控制逻辑114，从而使得它们由控制逻辑114控制。虽然，在图1示出的实施例中，为了清楚说明的目的，每个组件均示出为单独的块，但是在一些其它实施例中，图1所示的一些或所有组件可以集成在一起。例如，存储单元阵列102可以包括嵌入式认证电路(例如，104)。

仍参照图1，在一些实施例中，存储单元阵列102包括以列-行配置布置的多个存储单元，其中，每列均具有位线(bl)和反相位线(bbl)并且每行均具有字线(wl)。更具体地，每列的bl和bbl分别连接至设置在该列中的多个存储单元，并且该列中的每个存储单元均布置在不同的行并且连接至相应的(不同的)wl。也就是说，存储单元阵列102的每个存储单元均连接至存储单元阵列102的列的bl、存储单元阵列102的列的bbl以及存储单元阵列的行的wl。在一些实施例中，bl和bbl垂直地平行布置，并且wl水平地平行布置(即，垂直于bl和bbl)。在一些实施例中，认证电路104包括连接至多个存储单元的多个感测放大器。认证电路104的每个感测放大器均被配置为通过每个存储单元连接的bl或bbl比较连接至感测放大器的两个或多个存储单元之间的读取速度(即，充电速率或者放电速率，下面将进一步讨论)，以基于比较结果提供输出位。

在一些实施例中，认证电路104还可以包括编译器105，以接收每个感测放大器的输出位，并且使用输出位来生成puf签名。pc/pd电路106也连接至多个存储单元并且被配置为对bl和/或bbl进行预充电和/或预放电。行解码器108被配置为接收存储单元阵列的行地址并且使行地址处的wl有效。在一些实施例中，列解码器110可以是可选的。列解码器110被配置为接收存储单元阵列的列地址，并且使列地址处的bl和/或bbl有效。i/o电路112被配置为访问每个存储单元处的数据位(即，逻辑“1”或逻辑“0”)。在一些实施例中，数据位可以由i/o电路112写入存储单元或从存储单元读取。如上所述，在一些实施例中，控制逻辑114连接至所有组件并且被配置为控制连接的组件。电压控制器116被配置为控制(例如，增大或减小)施加在每个存储单元处的电源电压的电压电平。在一些可选实施例中，电压控制器116可以实现为单独的块，其未如图1所示嵌入在存储单元阵列102内。下面将参照图2更详细地提供存储单元阵列102、认证电路104和i/o电路112的示出的实施例。

现在参照图2，示出了存储器件200的实施例。存储器件200可以与存储器件100基本类似，并且因此存储单元阵列202、认证电路204、pc/pd电路206、行解码器208、i/o电路212、控制逻辑214和电压控制器216可以分别与图1的相应组件102、104、106、108、112、114和116基本类似。因此，图2中的每个组件的功能可以与图1的相应组件基本类似。在一些实施例中，存储单元阵列202可以是sram阵列。然而，存储单元阵列202可以实现为各种存储单元阵列(例如，dram、mram、rram等)中的任何一种，同时保持在本发明的范围内。例如，存储单元阵列102/202可以实现为只读存储器(rom)阵列、逻辑n型金属氧化物半导体(nmos)阵列、逻辑p型金属氧化物半导体(pmos)阵列或它们的组合，其将参照图11、图12和图13的一些其它实施例中示出和讨论。

仍参照图2，如上所述，sram存储单元阵列202包括以列-行配置布置的多个sram存储单元(例如，221、229、231、239、241、249、251、259、261、269、271、279、281、289、291、299)。为清楚起见，sram存储单元在下文中称为“单元”。虽然图2示出的实施例仅示出了16个单元，但是在存储器件200的实施例中可以包括任何期望数量的单元，同时保持在本发明的范围内。更具体地，在图2的存储单元阵列202中，单元221和229以及设置在它们之间的任何其它单元均布置在列“a”中。类似地，单元231和239以及设置在它们之间的任何其它单元均布置在列“b”中；单元241和249以及设置在它们之间的任何其它单元均布置在列“c”中；单元251和259以及设置在它们之间的任何其它单元均布置在列“d”中；单元261和269以及设置在它们之间的任何其它单元均布置在列“e”中；单元271和279以及设置在它们之间的任何其它单元均布置在列“f”中；单元281和289以及设置在它们之间的任何其它单元均布置在列“g”中；单元291和299以及设置在它们之间的任何其它单元均布置在列“h”中。虽然仅示出了8列，但是可以在列d和e之间布置任何期望数量的列。在每列中，任何期望数量的单元均可以设置在示出的单元之间。例如，在列a中，一个或多个单元可以设置在单元221和229之间。更具体地，在图2中，每列中的单元的每个均设置在相应的行中，并且每行均可以包括每个均属于相应的但是不同的列的多个单元。在图2示出的实施例中，分别属于列a、b、c、d、e、f、g和h的单元221、231、241、251、261、271、281和291设置在同一行中，下文称为行“a”。类似地，分别属于列a、b、c、d、e、f、g和h的单元229、239、249、259、269、279、289和299设置在同一行中，下文称为行“b”。虽然仅示出了2行，但是在行a和b之间可以布置任何期望数量的行。

如上所述，每列均具有连接至该列中的单元的相应的bl和bbl对，并且每行均具有连接至分别属于多个列的多个单元的相应wl。例如，如图2的sram单元阵列202示出的，列a具有bl222和bbl224；列b具有bl232和bbl234；列c具有bl242和bbl244；列d具有bl252和bbl254；列e具有bl262和bbl264；列f具有bl272和bbl274；列g具有bl282和bbl284；列h具有bl292和bbl294。每列的单元均连接至该列的bl和bbl。例如，在图2中，单元221和229以及连接在它们之间的任何单元均连接至bl222和bbl224；单元231和239以及连接在它们之间的任何单元均连接至bl232和bbl234；单元241和249以及连接在它们之间的任何单元均连接至bl242和bbl244；单元251和259以及连接在它们之间的任何单元均连接至bl252和bbl254；单元261和269以及连接在它们之间的任何单元均连接至bl262和bbl264；单元281和289以及连接在它们之间的任何单元均连接至bl282和bbl284；单元291和299以及连接在它们之间的任何单元均连接至bl292和bbl294。此外，在图2中，布置在行a中的单元221、231、241、251、261、271、281并且直至291的每个均连接至行a的wl220；并且布置在行b中的单元229、239、249、259、269、279、289并且直至299的每个均连接至行b的wl240。

仍参照图2，认证电路204包括感测放大器204-1、204-2、204-3并且直至204-4，其中，认证电路204的每个感测放大器分别连接至分别属于两个相邻列的两条bl。例如，如图2示出的实施例所示，感测放大器204-1连接至bl222和232；感测放大器204-2连接至bl242和252；感测放大器204-3连接至bl262和272；并且感测放大器204-4连接至bl282和292。虽然，如图2所示，认证电路204的每个感测放大器均连接至分别属于两个相邻列的两条bl，但是在一些其它实施例中，认证电路204的每个感测放大器均可以连接至分别属于两个相邻列的两条bbl(例如，感测放大器204-1连接至bbl224和234)。在一些实施例中，认证电路204的每个感测放大器被配置为分别通过属于两个相邻列的连接的bl接收第一和第二输入信号，并且比较第一和第二输入信号以提供输出信号。更具体地，当访问(例如，读取)两个单元时，由这两个单元提供第一和第二输入信号，这两个单元位于同一行上并且分别属于两个相邻列。例如，可以在访问单元221和231时生成用于感测放大器204-1的一对第一和第二输入信号；可以在访问单元229和239时生成用于感测放大器204-1的另一对第一和第二输入信号。在一些实施例中，这种第一和第二输入信号每个均可以包括连接的单元的放电速率或充电速率(即，读取速度)。因此，基于读取速度的比较生成输出信号，并且认证电路204的编译器205可以使用这种输出信号来生成puf签名的至少一部分。在实例中，感测放大器204-1被配置为分别沿着bl222接收来自单元221的第一读取速度(信号222-1)并且沿着bl232接收来自单元231的第二读取速度(信号232-1)，并且比较信号222-1和232-1以提供输出信号205-1。

仍参照图2，pc/pd电路206连接至sram单元阵列202的所有bl和bbl。在一些实施例中，pc/pd电路206被配置为在通过连接的bl和/或bbl读取存储在单元中的数据位(例如，逻辑1或0)之前对连接至sram单元阵列202的单元的bl和/或bbl进行预充电和/或预放电。如代表性实例，在读取存储在单元221中的位数据之前，pc/pd电路206被配置为对连接至单元221的bl222和bbl224进行预充电。行解码器208连接至sram单元阵列202的所有wl。在一些实施例中，行解码器208被配置为接收行地址(如上所述)，并且基于行地址，使行地址处的wl有效以激活连接至wl的一个或多个存取晶体管。i/o电路212包括另外的多个感测放大器212-1、212-2、212-3、212-4、212-5、212-6并且直至212-8。与认证电路204的感测放大器不同，i/o电路212的每个感测放大器均连接至一个单列的bl和bbl。例如，感测放大器212-1连接至列a的bl222和bbl224；感测放大器212-2连接至列b的bl232和bbl234；感测放大器212-3连接至列c的bl242和bbl244；感测放大器212-4连接至列d的bl252和bbl254；感测放大器212-5连接至列e的bl262和bbl264；感测放大器212-6连接至列f的bl272和bbl274；感测放大器212-7连接至列g的bl282和bbl284；并且感测放大器212-8连接至列h的bl292和bbl294。可操作地，i/o电路212的这种感测放大器的每个均被配置为比较连接的单元的所连接的bl和bbl之间的电压差，以读取存储在该单元中的位数据。如代表性实例，如果存储在单元221中的位数据是逻辑1，则感测放大器212-1可以基于连接的bl222和bbl224之间的电压差的比较来读取逻辑1。下面将参照图3进一步讨论存储器件200和相关的组件/信号的操作的细节。

图3示出了根据各个实施例的示出两个相邻单元221和231的细节以及它们所连接的认证电路204的感测放大器204-1的示例性sram电路。将结合图2讨论图3示出的实施例。如图3所示，虽然单元221和231的每个均实现为6晶体管sram(6t-sram)单元，但是sram单元阵列202的单元(例如，221、231等)不限于实现为6t-sram单元。sram单元阵列202的单元可以实现为诸如例如2t-2rsram单元、4t-sram单元、8t-sram单元等的各种sram单元中的任何一种。

仍参照图3，单元221包括晶体管：m1、m2、m3、m4、m5和m6；并且单元231包括晶体管：m11、m12、m13、m14、m15和m16。在一些实施例中，单元221和231彼此基本类似，即，晶体管m1与晶体管m11基本类似；晶体管m2与晶体管m12基本类似；晶体管m3与晶体管m13基本类似；晶体管m4与晶体管m14基本类似；晶体管m5与晶体管m15基本类似；并且晶体管m6与晶体管m16基本类似。因此，为清楚起见，以下对单元的晶体管的配置和操作的讨论将仅针对单元221。

如图3示出的，晶体管m2和m3形成为第一反相器，并且晶体管m4和m5形成为第二反相器，其中，第一和第二反相器彼此连接。更具体地，第一和第二反相器的每个均连接在第一电压参考301和第二电压参考303之间。通常，第一电压参考301是施加在单元221上的电源电压的电压电平。第一电压参考301通常称为“vdd”。第二电压参考303通常称为“接地”。在一些实施例中，vdd的电压电平由控制逻辑214确定并且由电压控制器216控制。例如，电压电平可以在从约vdd的30％至约vdd的130％的范围。此外，第一反相器连接至晶体管m1，并且第二反相器连接至晶体管m6。除了连接至反相器之外，晶体管m1和m6均连接至wl220并且每个分别连接至bl222和bbl224。晶体管m1和m6通常称为单元221的存取晶体管。在一些实施例中，晶体管m1、m3、m5和m6的每个均包括nmos晶体管，并且m2和m4的每个均包括pmos晶体管。虽然图3示出的实施例示出的m1至m6和m11至m16是nmos或者pmos晶体管，但是适用于存储器件的各种晶体管或器件中的任何一种均可以实现为m1至m6以及m11至m16中的至少一种，诸如例如bjt、hemt等。

通常，当sram单元存储数据位时，sram单元的第一节点被配置为处于第一逻辑状态(1或0)，并且sram单元的第二节点被配置为处于第二逻辑状态(0或1)，其中，第一和第二逻辑状态彼此互补。在一些实施例中，第一节点处的第一逻辑状态是由sram单元存储的数据位。例如，图3示出的实施例包括节点305和307。当单元221存储数据位(例如，逻辑1)时，节点305被配置为处于逻辑1状态，并且节点307被配置处于逻辑0状态。

为了使认证电路204生成puf签名，在一些实施例中，最初，将数据位(例如，逻辑1或0)写入sram单元阵列202中的每个单元以进行读取。在一些实施例中，这种操作(写入)可以由i/o电路212实施。更具体地，i/o电路212可以包括其它组件(例如，一个或多个感测放大器)以实施写入操作。随后，行解码器208接收行地址以将wl定位在行地址处并且然后通过行解码器208使wl有效。在一些实施例中，这种行地址可由控制逻辑214提供。响应于使wl有效(例如，220)，激活(即，导通)沿着wl设置并且连接至wl的存取晶体管(例如，m1、m6、m11、m16)。根据本发明的一些实施例，将单元阵列202的bl和bbl(例如，222、224、232和234)的全部或一部分预充电至vdd或由pc/pd电路206预放电至接地。然后，利用i/o电路212的相应感测放大器(例如，212-1)，通过与单元分别连接的bl(例如，222)和bbl(例如，224)读取存储(被写入)在该行(例如，沿着有效的wl)的每个单元(例如，221…等)中的数据位。在读取数据位时，在一些实施例中，认证电路204中连接至该行处的两个列/单元(例如，221和231)的bl(或bbl)的每个感测放大器(例如，204-1)响应于由控制器210输出的感测放大器使能信号351比较沿着连接的bl(或bbl)的两个相邻单元的读取速度(即，充电速率或者放电速率)。在一些实施例中，控制器210由控制逻辑205实施。

因此，认证电路204的感测放大器开始比较同一行的两个相邻单元的读取速度(放电速率或充电速率)。响应于该比较，认证电路204的每个感测放大器均可以生成用于puf签名的位(例如，205-1)。因此，对于有效的特定行(wl)，puf签名的第一多个位(例如，205-1、205-2、205-3......205-4)可以由认证电路204的感测放大器(同时)生成。在一些实施例中，随后，使存储单元阵列中的每个其它行(wl)有效。因此，puf签名的一个或多个位可以由认证电路204的感测放大器生成。因此，当存储单元阵列包括n²个单元(n列×n行)并且认证电路的每个感测放大器均连接至存储单元阵列的两个相邻bl(即，两个相邻列)，如图2示出的，生成的puf签名可以包括1/2n²位，同时读取数据位的逻辑状态(1或0)。

如上所述，感测放大器204-1被配置为分别沿着bl222从单元221并且沿着bl232从单元231接收输入信号222-1和232-1以生成输出信号205-1。在一些实施例中，输入信号222-1可以是在特定时间存在于bl222上的电压电平；输入信号232-1可以是在该特定时间存在于bl232上的电压电平。

此外，在一些实施例中，感测放大器204-1、204-2、204-3、204-4被配置为接收来自控制器210的使能信号351。如果存储器件的用于生成puf签名的相邻存储单元的读取速度非常类似，则可能难以根据需要一致地生成puf签名的输出。因此，在某些公开的实施例中，控制器210被配置为基于从第一和第二存储单元接收的信号(诸如来自单元221的bl222的信号222-1和来自单元231的bl232的信号232-1)输出使能信号351，而不是例如基于通用时钟信号。此外，在一些实例中，认证电路204的每个感测放大器由相应的控制器210响应于存在于相应位线上的输入信号局部控制，而不是全局控制，从而为bl提供更稳定的读取裕度。

图4a示出了这种认证电路204a，其中，每个感测放大器204-1、204-2、204-3、204-4均接收来自相应的控制器210-1、210-2、210的使能信号。此外，每个控制器210-1、210-2、210-3、210-4均响应于由相应的感测放大器接收的bl信号而输出使能信号。因此，控制器210-1接收来自存储单元221的bl222-1的一个输入信号，以及来自存储单元231的bl231-1的另一输入。同样地，图4a所示的其它示出的控制器210-2、210-3、210-4从对相应的感测放大器204-2、204、204-4提供输入信号的相同bl处接收输入信号。

可选地，图4b示出了与图4a的实例相似的实施例，其中，单个控制器210接收来自存储单元221的bl222-1的一个输入信号，以及来自存储单元231的bl231-1的另一输入信号。然而，控制器210基于从存储单元221的bl222-1和存储单元231的bl231-1接收的信号，而不是实证导出的全局信号或全局时钟信号对每个感测放大器210-1、210-2、210-3、210-4输出使能信号。

因此，基于响应于局部bl上的信号而生成的使能信号来控制认证电路204a和204b的每个感测放大器204-1、204-2、204-3、204-4。通过这种方式，例如，由于工艺变化引起的bl速度波动被更好地补偿，并且每个io信号的读取裕度稳定。

一旦触发使能信号351(例如，使能信号351从低变为高)，感测放大器204-1被配置为开始随着时间的推移比较输入信号222-1和232-1(即，比较bl222和232上的电压电平)，这将在下面更详细的讨论。在一些实施例中，响应于bl222和232之间的电压电平差在特定时间处超过预定阈值(例如，50mv)(即，确定放电速率或充电速率)，感测放大器204-1被配置为生成输出信号205-1为逻辑1，并且响应于bl222和232之间的电压电平差不超过预定阈值，感测放大器204-1被配置为生成输出信号205-1为逻辑0。下面将进一步讨论如何确定放电和充电速率的细节。在一些实施例中，感测放大器204-1可以继续比较bl222和232上的电压电平随时间的变化，直至bl222和232完全放电至地或完全充电至vdd，或直至bl222和232之间的电压电平差超过预定阈值。

仍参照图3并且结合图2，在一些实施例中，控制逻辑214可以决定是将逻辑1还是逻辑0(通过i/o电路212)写入sram单元阵列202的所有多个单元(例如，221、231、234、251、261、271、281、291、229、239、249、259、269、279、289、299等)的写入。这种写入逻辑1或0可以作为数据位存储在每个单元中。如上所述，可以将数据位存储在每个单元的第一节点中(例如，单元221的302、单元231的306)，并且可以将互补数据位(与数据位的逻辑状态相反)存储在单元的第二节点中(例如，单元221的304、单元231的308)。

在一些实施例中，如果在多个单元中的每个中存储(被写入)的数据位是逻辑0，则单元221和231的节点302和306分别处于逻辑0状态，单元221和231的节点304和308分别处于逻辑1状态，并且控制逻辑可以被配置为使pc/pd电路106将bl和bbl的全部或子集(222、224、232和234)“预充电”至vdd。在预充电之前、同时或之后，控制逻辑214可以使行解码器208使行的wl(例如，图3的实例中的wl220)以激活(导通)所有存取晶体管(例如，m1、m6、m11和m16)。在一些实施例中，电压参考301的电压电平可以低于vdd，诸如例如，在vdd的约50％和vdd的约99％之间。响应于存取晶体管m1和m11导通，由于将bl222和232预充电至vdd并且节点302和306处于逻辑0状态(例如，接地)，因此分别可以形成从bl222、通过单元221中的存取晶体管m1和晶体管m3至接地的放电路径302，并且可以形成从bl232、通过单元231中的存取晶体管m11和晶体管m13至接地的放电路径304。由于各种制造变化，存储单元阵列中的每个晶体管可能不完全相同。换句话说，每个晶体管均具有多个不同的特性，诸如例如，不同的阈值电压、不同的迁移率、不同的开/关比率、不同的亚阈值斜率等。因此，在一些实施例中，单元221的放电路径302和单元231的304可以具有各自的放电速率，并且这两个放电速率可以彼此不同。例如，单元221的放电路径302的放电速率可以比单元231的放电路径304的放电速率更快/更慢。使用两个相邻单元之间的这种放电速率差，可以通过感测放大器204-1生成puf签名的位(例如，205-1)。例如，感测放大器204-1比较单元221和231的放电速率。基于该比较，如果这两个放电速率的差高于预定阈值(例如，50mv/sec)，则感测放大器204-1可以提供输出信号205-1作为逻辑1；如果两个放电率的差低于预定阈值，则感测放大器204-1可以提供输出信号205-1作为逻辑0。将在下面进一步讨论放电速率的细节。

再次参照图2，在一些实施例中，基于比较每个相应感测放大器所连接的“放电路径”的放电速率，可以分别由处于与认证电路204的感测放大器204-1的同一行处的其它感测放大器(例如，204-2、204-3、204-4等)提供一个或多个输出信号(位)。例如，感测放大器204-2比较分别通过单元241和251形成的放电路径的放电速率，并且基于比较输出输出位205-2；感测放大器204-4比较分别通过单元261和271的晶体管形成的放电路径的放电速率，并且基于比较输出输出位205-3；感测放大器204-4比较分别通过单元281和291的晶体管形成的放电路径的放电速率，并且基于比较输出输出位205-4。在一些实施例中，输出位205-1、205-2、205-3和205-4可以构成puf签名(例如，0100)。在其它实施例中，输出位205-1、205-2、205-3和205-4可以由编译器205进一步处理(例如，选择或过滤)以生成puf签名。然而，在一些其它实施例中，基于第一行(例如，行a)处的两个相邻单元的放电速率的比较而生成的输出位205-1、205-2、205-3和205-4可以与基于第二行(例如，行b)处的两个相邻单元的放电速率的比较而生成的输出位205-1、205-2、205-3和205-4一起由编译器205进一步处理与生成puf签名。

图5示出了存储单元221和231及其连接的感测放大器204-1，以及控制器210的实例，控制器210被配置为生成由感测放大器204接收的感测放大器使能信号351-1。图5所示的控制器210包括nor门310，其具有连接至bl222-1和232-1的第一和第二输入端。因此，nor门310接收与感测放大器204-1相同的输入信号。nor门310的输出由脉冲生成器312接收，脉冲生成器312对感测放大器204-1提供脉冲使能信号351。图6示出了脉冲生成器312的实例，其中，脉冲生成器包括and门314，and门314接收来自nor门310的输入信号320，并且提供感测放大器使能信号351作为输出。xor门316在一个输入端直接接收输入信号320，并且在第二输入端经由延迟元件318接收输入端320。因此，如图7所示，当从nor门310接收的输入信号320变为逻辑高时，and门314在一个输入端处接收高输入信号320，以及从xor门316接收高输出。这限定了脉冲使能信号351的前缘，使得使能信号351变为逻辑高。当延时周期324终止时，确定使能信号351脉冲的下降(trailing)沿。当延迟元件318输出变为逻辑高时，xor门316输出变低，进而使得and门314的输出端处的使能信号351也变低。

图8分别示出了根据各个实施例的wl220、放电路径302、放电路径304和输出信号205-1处的信号的示例性波形402、404、406和410，以及使能信号351的波形408。更具体地，在存储器件200(图2)工作的特定时间段期间，波形402可以表示wl220上随着时间变化的信号；波形404可以表示放电路径302上随着时间变化的信号(电压电平)；波形406可以表示放电路径304上随着时间变化的信号(电压电平)；波形408可以表示随着时间变化的使能信号351；波形410可以表示随着时间变化的输出信号205-1。如图8的实施例中示出的，在“t0”处，将bl222和232预充电至vdd。在“t1”处，通过行解码器208(图2)使wl220有效，并且因此开始从逻辑低转变为逻辑高。在“t2”处，当i/o电路212的相应感测放大器212-1和212-2访问(读取)单元221和231时，如上所述，分别形成放电路径302和304。因此，bl222和232上的电压电平从vdd开始下降。如上所述，每个放电路径均由一个或多个晶体管形成，这些晶体管本质上和/或非本质上彼此不同(由于制造差异)，从而使得每个放电路径均可以具有不同的放电速率。如图8所示，波形404和406每个均具有相应的斜率(即，相应的放电速率)。

仍参照图8，在“t3”处，当bl222和232上的电压电平都降低至nor门310的触发电平403(图5中示出的)以下时，由脉冲生成器312输出的使能信号351(即，波形408)从低状态触发到高状态。在触发使能信号351时，(响应于bl222和232上的信号都降低至nor触发点403以下)，在一些实施例中，感测放大器204-1开始检测放电路径302和304的放电速率的差(通过bl222和232)。更具体地，在t3之后，每个特定的时间段(例如，100皮秒(ps))，感测放大器204-1检索放电路径302和304上的电压电平，并且分别通过将电压电平除以该时间段(在本实例中为100ps)计算放电路径302和304的放电速率。因此，放电路径302和304的放电速率可以用于感测放大器204-1。例如，在“t3+100ps”处，放电路径302上的电压电平是x伏，并且在“t3+200ps”处，放电路径302上的电压电平是y伏，放电路径302的放电速率可以通过感测放大器204-1导出为(x-y)/10(v/ps)。在“t4”处，在延时周期324之后，使能信号351(波形408)转变为逻辑低电平，并且感测放大器204-1可以将输出信号提供为逻辑0(410-1)或逻辑1(410-2)。

返回参照图3(结合图2)，在一些实施例中，如果存储(写入)在多个单元的每个中的数据位是逻辑1，则单元221和231的节点302和306分别处于逻辑1状态(单元221和231的节点304和308分别处于逻辑0状态)，并且，此外，控制逻辑可以被配置为使pc/pd电路106将所有bl和bbl(222、224、232和234)“预放电”至接地。在预放电之前、同时或之后，控制逻辑214可以使行解码器208使行的wl(图3的实例中的wl220)有效以激活(导通)所有存取晶体管(例如，m1、m6、m11和m16)。在一些实施例中，电压参考301的电压电平可以低于vdd，诸如例如，在vdd的约50％和vdd的约99％之间。响应于存取晶体管m1和m11导通，由于将bl222和232预充电至接地并且节点302和306处于逻辑1状态(例如，vdd)，分别可以形成通过电源电压301、单元221中的晶体管m2和存取晶体管m1的充电路径306，以及可以形成通过电源电压301、单元231中的晶体管m12和存取晶体管m11的充电路径308。与放电路径类似，由于构成充电路径的晶体管的制造差异，每个充电路径均可以具有充电速率。由于充电路径与放电路径基本类似，为了清楚起见，将省略充电路径(和充电速率)以及使用充电速率来提供puf签名的进一步讨论。

图9示出了存储单元221和231及其连接的感测放大器204-1，以及控制器210’的另一实例，控制器210’生成由感测放大器204-1接收的感测放大器使能信号351。图9所示的控制器210’包括and门311，其具有连接至bl222-1和232-1的第一和第二输入端。因此，and门311接收与感测放大器204-1相同的输入信号。and门311的输出由脉冲生成器312接收，脉冲生成器312可以如图6所示配置。控制器210’将使能信号脉冲351提供给感测放大器204-1。

图10分别示出了由图9所示的实例生成的wl220、充电路径306、充电路径308和输出信号205-1处的信号的示例性波形412、414、416和418以及使能信号351的波形420。更具体地，在存储器件200(图2)工作的特定时间段期间，波形412可以表示wl220上随着时间变化的信号；波形414可以表示充电路径306上随着时间变化的信号(电压电平)；波形416可以表示充电路径308上随着时间变化的信号(电压电平)；波形418可以表示随着时间变化的使能信号351；并且波形420可以表示随着时间变化的输出信号205-1。

如图10的实施例中示出的，在“t0”处，将bl222和232预放电至接地。在“t1”处，通过行解码器208(图2)使wl220有效，并且因此波形412开始从逻辑低转变为逻辑高。在“t2”处，当i/o电路212的相应感测放大器212-1和212-2访问(读取)单元221和231时，如上所述，分别形成充电路径306和308。因此，bl222和232上的电压电平开始从接地上升。如上所述，每个充电路径均由一个或多个晶体管形成，这些晶体管本质上和/或非本质上彼此不同(由于制造差异)，从而使得每个充电路径均可以具有不同的充电速率。如图10所示，波形414和416的每个均具有相应的斜率(即，相应的充电速率)。

仍然参照图10，在“t3”处，当bl222和232上的两个电压电平(波形414和416)上升至and门311的触发电平413以上时，使能信号351(即，波形418)从低状态触发到高状态。一旦触发使能信号351，感测放大器204-1开始检测充电路径306和308的充电速率的差(通过bl222和232)。更具体地，在t3之后，每个特定的时间段(例如，100皮秒(ps))，感测放大器204-1检索充电路径306和308上的电压电平，并且分别通过将电压电平除以该时间段(在本实例中为10ms)计算充电路径306和308的充电速率。因此，充电路径306和308的充电速率可以用于感测放大器204-1。例如，在“t3+100ps”处，充电路径306上的电压电平是x伏，并且在“t3+200ps”处，充电路径308上的电压电平是y伏，充电路径306的充电速率可以通过感测放大器204-1导出为(x-y)/10(v/ps)。如上所述，基于bl222和232上的相应信号下降至and门311的触发电平413以下来触发使能信号351。在使能信号351(波形418)1的下降沿，这是基于由脉冲生成器312建立的延时周期324，感测放大器204-1可以将输出信号提供为逻辑0(420-1)或逻辑1(420-2)。

图11示出了存储单元221和231及其连接的感测放大器204-1’的另一实例，以及控制器210”的进一步实例，控制器210”生成由感测放大器204-1’接收的感测放大器使能信号351。在图11所示的实例中，感测放大器204-1’的输出包括q和反相q(qb)输出。与图5所示的实施例类似，图11所示的控制器210”包括nor门310’，nor门310’具有连接至bl222-1和232-1的第一和第二输入端。因此，nor门310’接收与感测放大器204-1相同的输入信号。nor门310’的输出是输出至感测放大器204-1的使能信号351。此外，nor门310’包括使能端326，使能端326接收由xor门328输出的nor使能信号。xor门328接收感测放大器204-1’的q和qb输出作为其输入。

图12分别示出了对应于图11所示的实例生成的wl220、充电路径306、充电路径308和输出信号205-1处的信号的示例性波形422、424、426和428以及使能信号351的波形430。更具体地，在存储器件200(图2)工作的特定时间段期间，波形422可以表示wl220上随着时间变化的信号；波形424可以表示充电路径306上随着时间变化的信号(电压电平)；波形426可以表示充电路径308上随着时间变化的信号(电压电平)；波形428可以表示随着时间变化的使能信号351；并且波形430可以表示随着时间变化的输出信号205-1。

如图12的实施例中示出的，在“t0”处，将bl222和232预放电至接地。在“t1”处，通过行解码器208(图2)使wl220有效，并且因此开始从逻辑低转变为逻辑高。在“t2”处，当i/o电路212的相应感测放大器212-1和212-2访问(读取)单元221和231时，如上所述，分别形成放电路径302和304。因此，bl222和232上的电压电平开始从vdd下降。如上所述，每个放电路径均由一个或多个晶体管形成，这些晶体管本质和/或非本质彼此不同(由于制造差异)，从而使得每个放电路径均可以具有不同的放电速率。如图12所示，波形424和426的每个均具有相应的斜率(即，相应的放电速率)。

在图12所示的时间“t3”处，当bl222和232上的两个电压电平下降至nor门310’的触发电平423以下时，nor门310’从低状态触发到高状态，从而启动波形428所示的使能信号351。一旦触发使能信号351，在一些实施例中，感测放大器204-1开始检测放电路径302和304的放电速率的差(通过bl222和232)，产生图12所示的q和qb输出。时间“t4”示出了q和qb输出的点已经发散至q输出达到逻辑低状态并且qb输出达到逻辑高状态的点，其中，当nor使能信号变为低状态并且感测放大器使能信号351(波形428)转变为逻辑低电平。然后，感测放大器204-1可以将输出信号提供为逻辑0(430-1)或逻辑1(430-2)。

图13示出了存储单元221和231及其连接的感测放大器204-1’的另一实例，以及控制器210”’的其它实例，控制器210”’生成由感测放大器204-1’接收的感测放大器使能信号351。与结合图11公开的实施例类似，在图13所示的实例中，感测放大器204-1’的输出包括q和qb输出。图13所示的控制器210”’包括and门311’，and门311’具有连接至bl222-1和232-1的第一和第二输入端，从而使得and门311’接收与感测放大器204-1相同的输入信号。and门311’的输出是输出至感测放大器204-1的使能信号351。此外，and门311’包括接收由xor门328输出的and使能信号的使能端326。xor门328接收感测放大器204-1’的q和qb输出作为其输入

图14分别示出了由图13所示的实例生成的wl220、充电路径306、充电路径308和输出信号205-1处的信号的示例性波形432、434、436和438以及使能信号351的波形440。更具体地，在存储器件200(图2)工作的特定时间段期间，波形432可以表示wl220上随着时间变化的信号；波形434可以表示充电路径306上随着时间变化的信号(电压电平)；波形436可以表示充电路径308上随着时间变化的信号(电压电平)；波形438可以表示随着时间变化的使能信号351；并且波形440可以表示随着时间变化的输出信号205-1。

如图14的实施例中示出的，在“t0”处，将bl222和232预放电至接地。在“t1”处，通过行解码器208(图2)使wl220有效，并且因此波形412开始从逻辑低转变为逻辑高。在“t2”处，当i/o电路212的相应感测放大器212-1和212-2访问(读取)单元221和231时，如上所述，分别形成充电路径306和308。因此，bl222和232上的电压电平开始从接地上升。如上所述，每个充电路径均由一个或多个晶体管形成，这些晶体管本质和/或非本质彼此不同(由于制造差异)，从而使得每个充电路径均可以具有不同的放电速率。如图14所示，波形434和436的每个均具有相应的斜率(即，相应的放电速率)。

在“t3”处，当bl222和232上的两个电压电平上升至nor门310’的触发电平423以上时，由波形438所示的使能信号351从低状态触发到高状态。一旦触发使能信号351，感测放大器204-1开始检测放电路径306和308的放电速率的差(通过bl222和232)，产生图14所示的q和qb输出。时间“t4”示出了q和qb输出的点已经发散至q输出达到逻辑低状态并且qb输出达到逻辑高状态的点，其中，当nor使能信号变为低状态并且感测放大器使能信号351(波形428)转变为逻辑低电平。然后，感测放大器204-1可以将输出信号提供为逻辑0(440-1)或逻辑1(440-2)。

图15是示出根据各个实施例的示出生成诸如用于图2的sram单元阵列的puf签名的方法500的实例的流程图。在一些实施例中，方法500的操作由本文示出的实施例的各个组件实施。

出于讨论的目的，将结合图2至图4b描述方法500的以下实施例。方法500示出的实施例仅是实例，使得可以省略、重新排序和/或添加多种操作中的任何操作，同时保持在本发明的范围内。

该方法开始于操作510，其中，提供诸如图2所示的sram存储单元阵列202的存储单元阵列。如上所述，可以将数据位(逻辑1或者0)写入阵列202的每个单元。基于写入至单元的数据位的逻辑状态(即，逻辑1或者0)，存储单元的位线可以预充电至vdd，或预放电至接地。在操作512，行解码器基于所接收的行地址使存储单元阵列的wl有效。在一些实施例中，这种行地址可以由控制逻辑214提供。在使wl有效以用于接收的行地址时，监测存储阵列的两个存储单元的位线上的信号，诸如通过图3所示的控制器210。如判定块516所示，监测bl信号直至bl信号达到预定电平。根据本文公开的一些实例，预定电平是本文所示的各个控制器210的nor或and门的触发电平。

当bl信号已达到预定电平时，认证电路204的感测放大器(例如，204-1、204-2、204-3、204-4)开始比较如操作518指出的有效的行/wl中的两个单元的读取速度(即，放电速率或充电速率)。例如，认证电路204的感测放大器(例如，204-1)可以比较两个基本相邻的单元(例如，221和231)的放电速率。或者，如果写入至单元的数据位的逻辑状态是逻辑0，则将bl和bbl预放电至地。因此，认证电路204的感测放大器(例如，204-1)可以比较那两个基本相邻单元(例如，221和231)的充电速率。

在操作520中，认证电路204的感测放大器基于放电或充电速率的比较生成puf签名的输出位。在一些实施例中，认证电路204的每个感测放大器(例如，204-1、204-2、204-3、204-4)可以基于其连接的单元处的放电或充电速率的相应比较同时生成puf签名的输出位。因此，对于有效的行/wl，可以生成puf签名的第一多个输出位。在一些实施例中，方法500可以再次进行至操作512，其中，使一个或多个其它wl有效以生成puf签名的附加输出位。

此外，通过基于相应的bl上的信号控制感测放大器204-1、204-2、204-3、204-4，可以更好地容许bl访问速度的变化，并且提供了bl的更稳定的读取裕度。公开的实施例包括存储器件，诸如sram存储器，其具有带有多个存储单元的存储单元阵列。多个存储单元的每个均被配置为处于数据状态。puf生成器包括连接至多个存储单元的感测放大器。在访问多个存储单元时，感测放大器被配置为比较多个存储单元的第一和第二存储单元的存取速度。基于该比较，提供用于生成puf签名的第一输出信号。控制器连接至多个存储单元，并且控制器被配置为基于从第一和第二存储单元接收的相应的第一和第二信号向感测放大器输出使能信号。

在一些实施例中，所述第一感测放大器具有连接至所述第一存储单元的位线的第一输入端和连接至所述第二存储单元的位线的第二输入端；所述第一控制器具有连接至所述第一存储单元的位线的第一输入端和连接至所述第二存储单元的位线的第二输入端。

在一些实施例中，所述第一控制器被配置为响应于所述第一位线和所述第二位线上的相应第一信号和第二信号的每个均达到第一预定电平而生成使能信号。

在一些实施例中，所述控制器被配置为基于所述第一位线和所述第二位线处的相应第一信号和第二信号的每个均达到第一预定电平而生成具有前沿的脉冲的所述使能信号。

在一些实施例中，所述第一控制器被配置为基于所述第一信号和所述第二信号的每个均达到第二预定电平而生成具有下降沿的脉冲的所述使能信号。

在一些实施例中，所述第一控制器被配置为基于所述第一感测放大器的输出而生成具有下降沿的脉冲的所述使能信号。

在一些实施例中，所述第一控制器包括：nor门，具有所述第一控制器的所述第一输入端和所述第二输入端，以及脉冲生成器，被配置为响应于所述nor门的输出而生成所述使能信号。

在一些实施例中，所述第一控制器包括：and门，具有所述第一控制器的所述第一输入端和所述第二输入端，以及脉冲生成器，被配置为响应于所述and门的输出而生成所述使能信号。

在一些实施例中，所述物理不可复制功能生成器还包括：第二感测放大器，连接至所述多个存储单元，其中，在访问所述多个存储单元时，所述第二感测放大器被配置以比较所述多个存储单元中的彼此基本相邻的第三存储单元和第四存储单元的存取速度，并且基于所述比较，提供用于生成所述第一物理不可复制功能签名的第二输出信号；第二控制器，连接至所述多个存储单元，其中，所述第二控制器被配置为基于从所述第三存储单元和第四存储单元接收的相应的第一信号和第二信号将使能信号输出至所述第二感测放大器。

在一些实施例中，所述物理不可复制功能生成器还包括：第二感测放大器，连接至所述多个存储单元，其中，在访问所述多个存储单元时，所述第二感测放大器被配置为比较所述多个存储单元的彼此基本相邻的存储单元的第三存储单元和第四存储单元的存取速度，并且基于所述比较，提供用于生成所述第一物理不可复制功能签名的第二输出信号；其中，所述第一控制器被配置为基于从所述第一存储单元和所述第二存储单元接收的相应的第一信号和第二信号将所述使能信号输出至所述第二感测放大器。

其它实施例包括puf生成器，puf生成器包括感测放大器，感测放大器具有被配置为从多个存储单元的第一存储单元接收信号的第一输入端，以及被配置为从多个存储单元的第二存储单元接收信号的第二输入端。感测放大器被配置为比较多个存储单元的第一和第二存储单元的存取速度，并且基于该比较，提供用于生成puf签名的第一输出信号。控制器被配置为向第一感测放大器输出使能信号。控制器具有被配置为从第一存储单元的位线接收信号的第一输入端，以及被配置为从第二存储单元的位线接收信号的第二输入端。

在一些实施例中，物理不可复制功能生成器还包括：第二感测放大器，具有被配置为从所述多个存储单元的第三存储单元接收信号的第一输入端，以及被配置为从所述多个存储单元的第四存储单元接收信号的第二输入端，其中，所述第二感测放大器被配置为比较所述多个存储单元的所述第三存储单元和所述第四存储单元的存取速度，并且基于所述比较，提供用于生成所述物理不可复制功能签名的第二输出信号；以及第二控制器，被配置为向所述第二感测放大器输出使能信号，所述第二控制器具有被配置为从所述第三存储单元的位线接收信号的第一输入端以及被配置为从所述第四存储单元的位接收信号的第二输入端。

在一些实施例中，所述物理不可复制功能生成器还包括：第二感测放大器，具有被配置为从所述多个存储单元的第三存储单元接收信号的第一输入端，以及被配置为从所述多个存储单元的第四存储单元接收信号的第二输入端，其中，所述第二感测放大器被配置为比较所述多个存储单元的第三存储单元和第四存储单元的存取速度，并且基于所述比较，提供用于生成所述物理不可复制功能签名的第二输出信号；以及其中，所述第一控制器被配置为将所述使能信号输出至所述第二感测放大器。

在一些实施例中，所述第一控制器被配置为响应于所述第一位线和所述第二位线上的相应的第一信号和第二信号的每个均达到第一预定电平而生成所述使能信号；以及所述第二控制器被配置为响应于所述第三位线和所述第四位线上的相应的第三信号和第四信号的每个均达到所述第一预定电平而生成所述使能信号。

在一些实施例中，所述第一控制器被配置为响应于所述第一位线和所述第二位线上的相应的第一信号和第二信号的每个均达到第一预定电平而生成所述使能信号；以及所述第二控制器被配置为响应于所述第一位线和所述第二位线上的相应的第一信号和第二信号的每个均达到所述第一预定电平而生成所述使能信号。

另外的实施例包括生成puf签名的方法。该方法包括提供包括多个存储单元的存储单元阵列，每个存储单元均被配置为处于数据中。存储单元阵列至少具有第一和第二存储单元，第一和第二存储单元具有相应的第一和第二位线。响应于第一和第二位线处的相应第一和第二信号的每个均达到预定电平，比较第一和第二存储单元的访问速度。基于第一和第二存储单元的访问速度的比较，提供用于生成puf签名的输出信号。

在一些实施例中，所述存储单元阵列包括具有相应的第三位线和第四位线的第三存储单元和第四存储单元，所述方法还包括：响应于所述第三位线和所述第四位线上的相应第三信号和第四信号达到所述预定电平，比较所述第三存储单元和所述第四存储单元的存取速度；以及基于所述第三存储单元和所述第四存储单元的所述存取速度的比较提供用于生成所述物理不可复制功能签名的第二输出信号。

在一些实施例中，所述存储单元阵列包括具有相应的第三位线和第四位线的第三存储单元和第四存储单元，所述方法还包括：响应于所述第一位线和所述第二位线上的所述第一信号和所述第二信号的每个均达到所述预定电平，比较所述第三存储单元和所述第四存储单元的存取速度；以及基于所述第三存储单元和所述第四存储单元的所述存取速度的比较，提供用于生成所述物理不可复制功能签名的第二输出信号。

在一些实施例中，该方法还包括：在比较所述访问速度之前将所述第一位线和所述第二位线预充电至预定的预充电电平。

在一些实施例中，该方法还包括：在比较所述访问速度之前将所述第一位线和所述第二位线预放电至预定的预放电电平。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。