位线预充电及均衡电路、位线预充电及均衡方法、灵敏放大器与流程

本发明属于存储器技术领域，涉及一种用于动态存储器的位线预充电及均衡电路，以及采用该位线预充电及均衡电路的灵敏放大器。

背景技术：

图1为现有dram中灵敏放大器的原理示意图，该灵敏放大器在pre命令时，只有n管(即图1中的n1、n2、n3)预充及均衡位线至vbleq电压。由于门漏之间存在电容，即n1的cgd0和n2的cgd1，如图3所示，act操作时，eql信号要由高变低以关掉位线预充电及均衡电路，此时由于cgd0和cgd1的电容耦合效应，使得bl和bl_n上的电压降低，这会导致在字线打开时，bl和bl_n电压会稍低于vbleq电压(相比vbleq电压减少δv)，而vbleq电压是为了均衡存储单元0和1的信号余量(signalmargin)而设的中间电压，所以bl和bl_n低于vbleq会导致0的信号余量变小(减少了δv)。

技术实现要素：

为了避免电容耦合效应对存储单元0的信号余量的影响，本发明提供了一种动态存储器的位线预充电及均衡电路、位线预充电及均衡方法、灵敏放大器。

本发明的技术方案是：

位线预充电及均衡电路，包括设置在bl和bbl之间的nmos管n1、n2、n3，n1、n2、n3的门端同时接信号eql；

其特殊之处在于：

还包括设置在bl和bbl之间的pmos管p1、p2、p3；

p1、p2、p3的门端同时连接信号beql，p1、p2的源端接vbleq，p1、p2的漏端分别接bl和bl_n，p3的源端和漏端分别接bl和bl_n；

pmos管p1、p2、p3的尺寸分别与nmos管n1、n2、n3的尺寸相同。

本发明还提供了一种位线预充电及均衡方法，其特殊之处在于，包括步骤：

步骤1、在现有灵敏放大器的bl与bbl基础上，增加一个位线预充电及均衡电路，所述位线预充电及均衡电路包括设置在bl和bbl之间的pmos管p1、p2、p3，p1、p2、p3的门端同时连接信号beql，p1、p2的源端接vbleq，p1、p2的漏端分别接bl和bl_n，p3的源端和漏端分别接bl和bl_n，且p1、p2、p3的尺寸分别与现有灵敏放大器中原有的位线预充电及均衡电路中nmos管n1、n2、n3的尺寸相同；

步骤2、同时利用n1、n2、n3和p1、p2、p3进行预充电及均衡位线操作。

进一步地，所述步骤1中，将现有灵敏放大器中原有的位线预充电及均衡电路中nmos管n1、n2、n3的尺寸减半。

本发明同时还提供了一种灵敏放大器，其特征在于：包括上述的位线预充电及均衡电路。

本发明的有益效果：

1、本发明在现有灵敏放大器基础上，增设一个由pmos管构成的位线预充电及均衡电路电路，同时用n管和p管进行预充电及均衡位线操作，使n管和p管的电容耦合作用相互抵消，从而使存储单元0和1的信号容量不再受电容耦合效应的影响，电路改动小、实现成本低。

2、本发明将现有灵敏放大器中原有的位线预充电及均衡电路中nmos管n1、n2、n3的尺寸减半，在实现电容耦合效应抵消时，能够不增加版图面积。

附图说明

图1为现有灵敏放大器的原理示意图。

图2为本发明灵敏放大器的原理示意图。

图3为现有灵敏放大器波形图。

图4为本发明灵敏放大器波形图。

具体实施方式

以下结合附图对本发明作进一步说明。

如图2所示，本发明所提供的灵敏放大器是在图1所示灵敏放大器的基础上，增加了一个位线预充电及均衡电路，该电路包括设置在bl和bbl之间的pmos管p1、p2、p3，p1、p2、p3的门端同时连接信号beql，p1的漏端接bl，p2的漏端接bl_n，p3的源端接bl，p3的漏端接bl_n；pmos管p1、p2、p3的尺寸分别与nmos管n1、n2、n3的尺寸相同，使得cgd0＝cgd0＇，cgd1＝cgd1＇，同时用n管和p管进行预充电及均衡位线至vbleq电压，cgd0和cgd1的电容耦合效应与cgd0＇和cgd1＇的电容耦合效应会相等，如图4所示，当act操作时，eql信号由高变低，beql信号由低变高以关断位线预充电及均衡电路，这样eql和bl/bl_n之间的电容耦合效应与beql和bl/bl_n之间的电容耦合效应相互抵消，bl和bl_n依旧处于vbleq电压，存储单元0和1的信号余量没有任何变化，即灵敏放大器增加了位线预充电及均衡电路后，存储单元信号余量不再受电容耦合效应的影响。

为了不增加版图面积，可以将图1所示灵敏放大器的nmos管n1、n2、n3的尺寸减半。

技术特征：

技术总结
为了避免电容耦合效应对存储单元0的信号余量的影响，本发明提供了一种动态存储器的位线预充电及均衡电路、位线预充电及均衡方法、灵敏放大器。位线预充电及均衡电路，包括设置在BL和bBL之间的nmos管n1、n2、n3，n1、n2、n3的门端同时接信号EQL；其改进之处在于：还包括设置在BL和bBL之间的pmos管p1、p2、p3；p1、p2、p3的门端同时连接信号bEQL，p1、p2的源端接vbleq，p1、p2的漏端分别接BL和BL_N，p3的源端和漏端分别接BL和BL_N；pmos管p1、p2、p3的尺寸分别与nmos管n1、n2、n3的尺寸相同。本发明同时用n管和p管进行预充电及均衡位线操作，使n管和p管的电容耦合作用相互抵消，从而使存储单元0和1的信号容量不再受电容耦合效应的影响，电路改动小、实现成本低。

技术研发人员：熊保玉;段会福;王斌
受保护的技术使用者：西安紫光国芯半导体有限公司
技术研发日：2018.12.29
技术公布日：2019.05.21