本实用新型属于静态随机存储器领域，具体涉及一种SRAM芯片。
背景技术：
：目前，通用的SRAM应用日趋广泛，各领域需求逐渐增大，如何在已有元件性能的基础上提高芯片整体性能、扩大应用范围并且实现国产化，是人们广泛关注的焦点。虽然芯片性能与特点千差万别，但就其存储器的存储模式，主要可分为静态随机存取存储器(StaticRandomAccessMemory，SRAM)和动态随机存取存储器(DynamicRandomAccessMemory，DRAM)。SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，功耗较小，但是SRAM也有它的缺点，即它的集成度较低，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积。同样面积的硅片可以做出更大容量的DRAM，因此SRAM显得更贵。SRAM通过指令可以随机地、有针对性的对每个存储单元进行访问，访问所需时间基本固定且与存储单元地址无关。在系统内部，SRAM是仅次于CPU的最重要的器件之一。它们之间的关系，就如人的大脑中思维与记忆的关系一样，实际上是密不可分的。但在计算机内部，它们却是完全独立的器件，沿着各自的道路向前发展。在CPU和SRAM之间有一条高速数据通道，CPU所要处理的数据和指令必须先放到SRAM中等待，而CPU也把大部分正在处理的中间数据暂时放置在SRAM中，这就要求SRAM和CPU之间的速度保持匹配。但在物理受限的前提下，可通过增加SRAM的主频来解决这一问题，但这样又会出现CPU与SRAM间的读写速率不匹配的问题。技术实现要素：针对现有技术存在的问题，本实用新型提供一种读写速率快、功耗低、读写及存储性能优良的SRAM芯片。本实用新型采用如下技术方案：一种SRAM芯片，其特征在于，所述芯片包括独立的读写双端口阵列、IO控制、模块配置、冲突检出逻辑、地址和计数器逻辑、邮箱、JTAG、复位逻辑程序模块；所述芯片设有同步和直通两种工作模式、可调匹配电阻、反馈时钟、内部电路断电功能。根据上述的芯片，其特征在于，所述邮箱程序模块设有邮箱中断标志位。根据上述的芯片，其特征在于，所述JTAG程序模块边界扫描符合IEEE1149.1且接口兼容2.5V或3.3V电压；JTAGIDCODE＝0x0C029069。根据上述的芯片，其特征在于，所述复位逻辑程序模块的芯片复位功能低电平有效且电平标准与左端口电平一致，所述复位逻辑程序模块的复位信号为异步信号。根据上述的芯片，其特征在于，所述同步工作模式每端口最大单数据速率为150MHz×36。本实用新型的有益效果：本实用新型的SRAM芯片能够提高自身读写及存储性能，且读写速率快、功耗低。附图说明图1为本实用新型SRAM芯片的布局示意图；图2为本实用新型SRAM芯片的主复位时序图；图3为本实用新型SRAM芯片的邮箱中断输出时序；图4为本实用新型SRAM芯片的JTAG时序。具体实施方式本实用新型的SRAM芯片包括独立的读写双端口阵列、IO控制、模块配置、冲突检出逻辑、地址和计数器逻辑、邮箱、JTAG、复位逻辑程序模块；芯片还设有同步和直通两种工作模式、可调匹配电阻、反馈时钟、内部电路断电功能。复位逻辑程序模块的芯片复位功能低电平有效且电平标准与左端口电平一致，复位信号为异步信号；同步工作模式每端口最大单数据速率为150MHz×36。冲突检出逻辑提供逻辑操作地址冲突的告警中断输出指示，并且能够通过内部的busy寄存器存储相应的冲突地址，通过busy的回读操作可以读出冲突的地址。当发生左右端口的读写冲突时，5个时钟周期之后产生busy冲突中断告警，并且在busy寄存器中记录冲突的地址，当对busy寄存器进行回读操作的2个时钟周期后，busy寄存器可以记录新的冲突地址。芯片不支持多次冲突的地址，当发生多次冲突的时候，busy寄存器记录最后一次冲突的地址。冲突发生条件如下：表1冲突检测告警输出邮箱程序模块设有邮箱中断标志位，用于信息传输，中断输出功能见下表：表2邮箱中断输出功能JTAG程序模块边界扫描符合IEEE1149.1且接口兼容2.5V或3.3V电压，其中，JTAGIDCODE＝0x0C029069。表3JTAG寄存器说明寄存器Bit长度指令4旁路1识别码32绑定扫描N(参考BSDL文件)表4JTAG指令描述指令代码描述EXTEST0000外部测试指令BYPASS1111旁路指令IDCODE1011读取ID指令IIGHZ0111旁路指令。强制芯片全部输出管脚为高阻。CLAPMP0100将BYR寄存器置于TDI与TDO之间SAMPLE/PRELCAD1000采样/顶装指令RESERVED其他保留图1为本实用新型的SRAM芯片内部结构示意图，该SRAM芯片包括独立的读写双端口阵列单元、IO控制单元、模块配置单元、冲突检出逻辑单元、地址和计数器逻辑单元、邮箱单元、JTAG单元、复位逻辑单元。实现9M位(256K×36)双口SRAM控制逻辑功能时，数据位36bit,提供两个独立的读写端口，允许同时访问相同的内存位置。同步工作模式的读写双端口阵列单元的端口最大单数据速率为133MHz×36。冲突检出逻辑单元防止同时访问相同地址的存储器；可调匹配电阻(VIM)通过输出驱动电阻与线电阻匹配加强数据传输特性；反馈时钟提高数据传输。为了降低静态功耗，器件可以内部电路断电。在片选有效或无效前存在与器件选择的读周期匹配的潜在周期。每个端口的输入地址寄存器提供突发计数功能。提供掩码寄存器和镜像寄存器以控制地址寄存器地址计数和绕回功能。计数器中断(CNTINT)标志位通知系统在下一个时钟周期计数器将达到最大计数值。系统可以通过地址线读取突发计数器内部地址、掩码寄存器地址和冲突地址。系统可以通过重传功能实现将存储在镜像寄存器中的地址加载到地址计数器中。邮箱单元的邮箱中断标志位用于信息传输。实现18M位(512K×36)双口SRAM控制逻辑功能时，数据位36bit,提供两个独立的读写端口，允许同时访问相同的内存位置。同步工作模式的读写双端口阵列单元的端口最大单数据速率为125MHz×36。冲突检出逻辑单元防止同时访问相同地址的存储器；可调匹配电阻(VIM)通过输出驱动电阻与线电阻匹配加强数据传输特性；反馈时钟提高数据传输。为了降低静态功耗，器件可以内部电路断电。在片选有效或无效前存在与器件选择的读周期匹配的潜在周期。每个端口的输入地址寄存器提供突发计数功能。提供掩码寄存器和镜像寄存器以控制地址寄存器地址计数和绕回功能。计数器中断(CNTINT)标志位通知系统在下一个时钟周期计数器将达到最大计数值。系统可以通过地址线读取突发计数器内部地址、掩码寄存器地址和冲突地址。系统可以通过重传功能实现将存储在镜像寄存器中的地址加载到地址计数器中。邮箱单元的邮箱中断标志位用于信息传输。图2为复位程序模块中产生一个一定宽度的复位脉冲信号去复位整个电路，使其工作于预设的状态，保证整个电路从一个预先设定好的状态开始后续的工作。电路复位主要包括上电复位、外部复位、低电压检测和复位、看门狗定时器复位。电容温度特性比较敏感，在特殊环境中，复位的电平宽度变化十分大，造成芯片不动作，或者在强干扰下误动作。图3表示本实用新型的SRAM芯片使用IDT查到的中断服务程序的段选择符从GDT中取得相应的段描述符，段描述符里保存了中断服务程序的段基址和属性信息，此时SRAM芯片就得到了中断服务程序的起始地址。SRAM会根据当前cs寄存器里的CPL和GDT的段描述符的DPL，以确保中断服务程序是高于当前程序的，如果此次中断是编程异常，比如int80h系统调用，则还需检查CPL和IDT表中中断描述符的DPL，以保证当前程序有权限使用中断服务程序，这样可以避免用户应用程序访问特殊的陷阱门和中断门。图4表示JTAG程序模块的数据传输是双向串行传输。数据的输入输出均是在TCK信号的上升沿/下降沿进行同步的。具体来说就是SRAM芯片的JTAG电路在TCK的上升沿采样TDI的信号，在下降沿在TDO输出数据。TMS信号用于模式切换，即输出功能，TMS信号也是在TCK的上升沿采样。为了能明确表述本实用新型的结构，在附图标注了特定的结构和器件，但这仅为示意需要，并非意图将本实用新型限定在特定结构、器件和环境中，根据具体需要，本领域的普通技术人员可以将这些器件和环境进行调整或者修改，所进行的调整或者修改仍然包括在本实用新型的保护范围内。当前第1页1 2 3