用于使用共享地址路径来维持存储体刷新操作的系统和方法与流程

本发明的实施例大体上涉及半导体装置领域。更具体地，本发明的实施例涉及使用共享地址路径来维持存储体的刷新操作，其中可以刷新第一存储体，同时可以使用共享地址路径来存取第二存储体。

背景技术：

例如动态随机存取存储器(dram)的半导体存储器装置可以通过周期性地从存储器单元读取信息并将所读取信息重写到存储器单元以保存信息来刷新存储器单元。例如，存储器中的存储器数据的每一位可被存储为在存储器上的电容器上存在或不存在电荷。随着时间流逝，电荷可能会泄漏并最终丢失，除非刷新数据。如此，外部电路系统可以周期性地读取每一存储器单元并将数据重写到所述存储器单元，从而将电容器上的电荷恢复到其原始电平。存储器刷新周期可以一次刷新一组或一区存储器单元(例如存储体)，且每一连续周期可以刷新下一组或一区存储器单元，因此刷新存储器中的所有存储器单元。此刷新过程可以由存储器装置的控制器和/或由用户周期性地进行以将数据保持在存储器单元中。

存储器可以包含存储器单元的多个存储体。如果正在刷新存储体，那么可能无法存取所述存储体(例如，用于读取和/或写入操作)。一些dram，例如ddr5sdram(双倍数据速率类型的五个同步动态随机存取存储器)，可能仅刷新一些存储体，同时实现对其它存储体的操作。

可以通过在到待刷新或存取的存储器电路系统的单个地址路径上提供行地址来执行刷新或存取存储体。可以将待刷新的行地址存储并维持在计数器中(例如，在存储器中)，所述计数器可以在每次将行地址发射到寄存器之后递增。可以经由外部装置(例如，外部控制器)以及例如激活命令来提供待存取的行地址。在任一状况下，均可以发射行地址并将其存储在存储器的寄存器中，且命令地址输入电路或命令解码器可以发射命令以刷新或存取存储体。然后，耦合到存储体的存储体控制块可以基于存储在寄存器中的行地址而执行刷新或存取操作。

可以经由多种模式来执行刷新。例如，存储器装置可以自动刷新模式操作，其中所述存储器装置经指示在外部刷新(例如，通过外部控制器)。自动刷新模式可以包含fgr(精细粒度刷新)1x和2x模式。在fgr2x模式中，单个刷新命令可以对存储体的一或多个行执行刷新操作。在fgr1x模式中，单个刷新命令可以对存储体的两组行执行两次刷新操作。另外，存储器装置可以自刷新模式操作，其中所述存储器装置经指示内部刷新。在自刷新模式中，存储器装置的操作类似于在以fgr1x模式操作时操作。

命令地址输入电路或命令解码器可以发射第一命令，所述第一命令对一或多个存储体的的行(例如，对应于存储在寄存器中的行地址)执行刷新操作。在某些情况下，在转变到另一模式之前会发生多次(例如，2的倍数次)刷新操作可能为一个规则(例如，按照半导体或存储器装置制造商的规范)。例如，制造商可以指定以fgr2x模式操作的存储器装置在转变到另一模式(例如，fgr1x模式或自刷新模式)之前执行2的倍数次刷新操作。如果违反了此规范(例如，通过在转变到另一模式之前执行奇数次刷新操作)，那么可能不会刷新行，这可能导致存储器泄漏和/或数据丢失。

本发明的实施例可以针对上文所陈述的问题中的一或多种。

附图说明

图1为说明根据本发明的实施例的存储器装置的某些特征的简化框图；

图2为根据本发明的实施例的图1的存储器装置的命令地址输入电路的行地址输出电路的示意图；

图3为根据本发明的实施例说明存储体控制块的实例时序图，所述存储体控制块执行使用共享地址路径对图1的存储器装置的所有存储体的一或多行执行一次刷新操作的命令；

图4为根据本发明的实施例说明存储体控制块的实例时序图，所述存储体控制块执行使用共享地址路径对图1的存储器装置的所有存储体的一或多行执行一次刷新操作的命令；

图5为根据本发明的实施例说明存储体控制块的实例时序图，所述存储体控制块执行使用共享地址路径对图1的存储器装置的一组(例如，偶数或奇数个)存储体的一或多行执行一次刷新操作的命令；

图6为根据本发明的实施例说明存储体控制块的实例时序图，所述存储体控制块执行使用共享地址路径对图1的存储器装置的一组(例如，偶数或奇数个)存储体的一或多行执行多次刷新操作的命令；

图7为根据本发明的实施例说明图1的存储器装置维持在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行两次刷新操作的规范的实例的时序图；

图8为根据本发明的实施例说明图1的存储器装置违反在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行两次刷新操作的规范的实例的时序图；

图9为根据本发明的实施例说明图1的存储器装置违反在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行两次刷新操作同时维持存储器装置的存储体的刷新操作的规范的实例的时序图；

图10为根据本发明的实施例的可维持图1的存储器装置的存储体的刷新操作的逻辑或递增阻止电路系统的电路图；及

图11为根据本发明的实施例的用于维持图1的存储器装置的存储体的刷新操作的方法的流程图。

具体实施方式

以下将描述一或多个具体实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方式的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出许多特定于实施方案的决策，以实现开发人员的特定目标，例如遵守与系统相关的和与业务相关的约束，这可能因各实施方案而不同。此外，应了解，此开发工作可能为复杂且耗时的，但对于受益于本发明的普通技术人员来说，这仍将是设计、制作和制造的例行工作。

如以下详细描述，当命令对第一组存储体的一或多个行执行多次刷新操作时，第一组存储体控制块可捕获存储在寄存器中的行地址，刷新第一组存储体的与从寄存器捕获的行地址相对应的第一组行，递增所捕获行地址(如与捕获存储在寄存器中的后续行地址相反)，及刷新第一组存储体的与从寄存器捕获并递增的行地址相对应的第二组行。在第一组存储体的第一和第二组行的刷新期间，第二组存储体控制块可以激活第二组存储体。以此方式，存储器装置可以在激活第二组存储体的行的同时刷新第一组存储体，以存取第二组存储体的行(例如，从中读取数据或向其写入数据)，同时防止刷新第一组存储体中的错误行或激活第二存储体中的错误行(且反之亦然)。

此外，存储器装置中的行地址输出电路可以接收命令。当命令刷新存储器装置的所有存储体(例如，refab命令)时，行地址输出电路将输出待刷新的第一组存储体的第一行地址(例如，存储在第一计数器中)或待刷新的第二组存储体的第二行地址(例如，存储在第二计数器中)。如果第一行地址与第二行地址相同，那么两个计数器然后可以递增(例如，到待刷新的存储体的下一个行地址)。否则，当第一行地址大于第二行地址时，第二计数器可以递增，且当第二行地址大于第一行地址时，第一计数器可以递增。此实施例在于2017年8月14日提交的标题为“用于使用共享地址路径刷新存储体同时存取另一存储体的系统和方法”的美国专利申请案第15/676424号中描述，所述美国专利申请案的内容通过全文引用的方式并入。在一些实施例中，第二计数器可以由任何合适的闩锁装置、门控装置、存储器装置、存储装置等(例如触发器)来代替。此实施例在于2017年8月31日提交的标题为“用于使用共享地址路径刷新存储体同时存取另一存储体的系统和方法”的美国专利申请案第15/692,804号中描述，所述美国专利申请案的内容通过全文引用的方式并入。

当命令刷新第一组存储体时(例如，refsb命令，行地址输出电路输出存储在第一计数器中的第一行地址。如果第一行地址小于或等于第二行地址，那么所述第一计数器可以递增(例如，到待刷新的所述第一组存储体中的下一行地址)。当命令刷新第二组存储体时，行地址输出电路输出存储在第二计数器中的第二行地址。如果第二行地址小于或等于第一行地址，那么所述第二计数器可以递增(例如，到待刷新的所述第二组存储体中的下一行地址)。当命令激活第一组存储体的第一行时，行地址输出电路接收并输出与第一行相关联的第三行地址(例如，待读取或写入)，同时第二组存储体可被刷新。同样，如果第二行地址小于或等于第一行地址，那么第二计数器然后可递增。类似地，当命令经配置以激活第二组存储体的第二行时，行地址输出电路接收并输出与第二行相关联的第四行地址(例如，待读取或写入)，同时第一组存储体可被刷新。如果第一行地址小于或等于第二行地址，那么第一计数器然后可递增。以此方式，可强制或维持正在刷新的存储体中的行的同步或成对。

现在转向各图，图1为说明根据本发明的实施例的半导体装置(例如，存储器装置10)的某些特征的简化框图。具体地，图1的框图为说明存储器装置10的某一功能性的功能框图。根据一个实施例，存储器装置10可以为双倍数据速率类型的五同步动态随机存取存储器(ddr5sdram)装置。与先前数代的ddrsdram相比，ddr5sdram的各种特征允许降低的功耗、更大的带宽和更大的存储容量。尽管本发明使用存储器装置10作为实例，但应理解，本发明的实施例可预期适用于任何合适的半导体装置，例如集成电路、晶体管、处理器、微处理器等。

存储器装置10可以包含多个存储体11。例如，存储体11可以为ddr5sdram存储体。可以在布置在双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上提供存储体11。如将了解，每一dimm可以包含多个sdram存储器芯片(例如，x8或x16个存储器芯片)。每一sdram存储芯片可以包含一或多个存储体11。存储器装置10表示具有多个存储体11的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储体11可经进一步布置以形成存储体组。例如，对于8吉位(gb)ddr5sdram，存储器芯片可以包含经布置成8个存储体组的16个存储体11，每一存储体组包含2个存储体。对于16gbddr5sdram，存储器芯片可以包含经布置成8个存储体组的32个存储体11，每一存储体组包含4个存储体。取决于整个系统的应用和设计，可以利用存储器装置10上的存储体11的各种其它配置、组织和大小。例如，存储体11可以被划分成多组存储体11，例如偶数存储体12和奇数存储体13。应理解，在本发明中对偶数存储体12的引用应同样地适用于奇数存储体13，且反之亦然。

存储器装置10可以包含命令接口14和输入/输出(i/o)接口16。命令接口14可以包含处理和/或接口电路系统，其经配置以提供来自例如控制器17的外部装置的多个信号(例如，信号15)。控制器17可以包含处理电路系统，例如一或多个处理器18(例如，一或多个微处理器)，其可以执行软件程序，例如，提供各种信号15到存储器装置10，以促进发射和接收待写入到存储器装置10或从其读取的数据。此外，处理器18可以包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器，和/或一或多个专用集成电路(asics)或其某一组合。例如，处理器18可以包含一或多个精简指令集(risc)处理器。控制器17可以耦合到一或多个存储器19，所述存储器可以存储例如控制逻辑和/或软件、查找表、配置数据等的信息。在一些实施例中，处理器18和/或存储器19可以在控制器17的外部。存储器19可以包含有形的、非暂时性的机器可读媒体，例如易失性存储器(例如，随机存取存储器(ram))和/或非易失性存储器(例如，只读存储器(rom))、快闪存储器、硬盘驱动器或任何其它合适的光学、磁性或固态存储媒体，或其组合)。存储器19可以存储各种信息且可以用于各种目的。例如，存储器19可以存储供处理器18执行的机器可读和/或处理器可执行指令(例如，固件或软件)，例如用于向存储器装置10提供各种信号15的指令，以促进发射和接收待写入到存储器装置10或从存储器装置10读取的数据。如此，控制器17可以向存储器装置10提供各种信号15，以促进发射和接收待写入到存储器装置10或从存储器装置10读取的数据。

如将了解，命令接口14可以包含多个电路，例如时钟输入电路20和命令地址输入电路21，以确保正确处理信号15。命令接口14可以从外部装置接收一或多个时钟信号。通常，双倍数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中称为真实时钟信号(clk_t/)和互补时钟信号(clk_c)。ddr的正时钟边缘是指上升的真实时钟信号clk_t/与下降的互补时钟信号clk_c相交的点，而负时钟边缘则表示下降的真实时钟信号clk_t和互补时钟信号clk_c的上升的转变。命令(例如，读取命令，写入命令等)通常在时钟信号的正边缘上输入，且数据在正和负时钟边缘两者上发送或接收。

i/o接口16可以包含处理和/或接口电路系统，所述处理和/或接口电路经配置以管理和/或执行存储器装置10与耦合到i/o接口16的任何合适的外部装置之间的输入/输出操作。

时钟输入电路20接收真实时钟信号(clk_t/)和互补时钟信号(clk_c)，并生成内部时钟信号clk。内部时钟信号clk被提供到内部时钟生成器，例如延迟锁定环路(dll)电路30。内部时钟生成器30基于所接收内部时钟信号clk来生成相位控制内部时钟信号lclk。相位控制内部时钟信号lclk被供应到例如i/o接口16，且被用作用于确定读取数据的输出时序的时序信号。

内部时钟信号clk也可以被提供到存储器装置10内的各种其它组件，且可以被用来生成各种额外内部时钟信号。例如，内部时钟信号clk可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以解码命令信号以提供各种内部命令。例如，命令解码器32可以经由总线36将命令信号提供到内部时钟生成器30，以协调相位控制内部时钟信号lclk的生成。命令解码器32还可经由总线37将命令信号提供到i/o接口16，以促进接收和发射i/o信号。例如，相位控制内部时钟信号lclk可以用于对通过io接口16的数据进行计时。

此外，命令解码器32可以对例如读取命令、写入命令、模式寄存器设置命令、激活命令等命令进行解码，并经由总线路径40提供对与所述命令相对应的特定存储体11的存取。如将了解，存储器装置10可以包含各种其它解码器，例如行解码器和列解码器，以促进对存储体11的存取。在一个实施例中，每一存储体11包含存储体控制块22，其提供必要的解码(例如，行解码器和列解码器)，以及其它特征，例如定时控制和数据控制，以促进执行往返存储器11的命令。特定来说，总线路径40可以包含行地址路径，所述行地址路径可以将行地址(例如，从命令解码器32或耦合到所述行地址路径的一或多个计数器发送)提供到存储体控制块22，以使得存储体控制块22可以对与所述行地址相对应的行执行操作。路径40可以由在待激活的路径40上发送行地址的命令解码器32以及在待刷新的路径40上发送行地址的计数器共享。与存储体11类似，存储体控制块22也可以被划分为多组存储体控制块22，例如与偶数存储体12相关联的偶数存储体控制块23和与奇数存储体13相关联的奇数存储体控制块24。应理解，在本发明中对偶数存储体控制块23的引用应同样地适用于奇数存储体控制块24，且反之亦然。

存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号而执行操作，例如读取命令和写入命令。在一个实施例中，命令/地址总线可以为14位总线以容纳命令/地址信号(ca<13:0>)。使用时钟信号(clk_t/和clk_c)将命令/地址信号计时到命令接口14。命令接口可以包含命令地址输入电路21，所述命令地址输入电路21经配置以例如通过命令解码器32来接收和发射命令以提供对存储体11的存取。另外，命令接口14可以接收芯片选择信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca<13:0>总线上的命令。使用命令在ca<13:0>总线上编码对存储器装置10中特定存储体11的存取。

另外，命令接口14可以经配置以接收多个其它命令信号。例如，可以提供裸片终止(ca_odt)信号上的命令/地址以促进存储器装置10内的适当阻抗匹配。复位命令(reset_n)可以用于例如在通电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可以接收命令/地址反转(cai)信号，所述信号可以被提供来反转在命令/地址总线上的命令/地址信号ca<13:0>的状态，例如取决于路由用于特定存储器装置10的命令/地址。还可以提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可以用于多路复用信号，以使得其可以被交换以实现信号到存储器装置10的特定路由。也可以提供有助于存储器装置10的测试的各种信号，例如测试使能(ten)信号的。例如，可以使用ten信号来将存储器装置10放置于测试模式以进行连通性测试。

命令接口14还可以用于向系统处理器或控制器提供针对可能被检测到的某些错误的警报信号(alert_n)。例如，如果检测到循环冗余校验(crc)错误，那么可以从存储器装置10发射警报信号(alert_n)。也可以生成其它警报信号。此外，如上文所描述，用于从存储器装置10发射警报信号(alert_n)的总线和引脚可以在某些操作(例如使用ten信号执行的连通性测试模式)期间用作输入引脚。

通过经由io接口16发射和接收数据信号44，可以利用上文所论述的命令和时钟信号将数据发送到存储器装置10。更具体地，可以经由数据路径46将数据发送到存储体11或从存储体11检索数据，所述数据路径46可以包含多个数据路径或双向数据总线。通常在一或多个双向数据总线中发射和接收通常被称为dq信号的数据io信号。对于某些存储器装置，例如ddr5sdram存储器装置，io信号可划分为高字节和低字节。例如，对于x16的存储器装置，所述io信号可以被划分成与例如数据信号的高字节和低字节相对应的上部和下部io信号(例如，dq<15:8>和dq<7:0>)。

为了在存储器装置10内允许更高的数据速率，例如ddr存储器装置的某些存储器装置可以利用数据选通信号(通常被称为dqs信号)。dqs信号由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，dqs信号实际上为具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs信号用作时钟信号以捕获对应的输入数据。如同时钟信号(clk_t/和clk_c)，数据选通(dqs)信号可以作为数据选通信号的差分对(dqs_t/和dqs_c)提供，以在读写和写入期间提供差分对信号。对于某些存储器装置，例如ddr5sdram存储器装置，dqs信号的差分对可以被划分为与例如发送往返存储器装置10的数据的高字节和低字节相对应的上和下数据选通信号(例如udqs_t/和udqs_c；ldqs_t/和ldqs_c)。

阻抗(zq)校准信号也可以通过io接口16提供到存储器装置10。zq校准信号可以被提供到参考引脚，且用于通过在横跨过程、电压和温度(pvt)值的改变调整存储器装置10的上拉电阻和下拉电阻器来调谐输出驱动器和odt值。因为pvt特性可能会影响zq电阻值，因此可以将zq校准信号提供到zq参考引脚，以用于调整电阻以将输入阻抗校准为已知值。如将了解，精密电阻器通常耦合在存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器用作调整内部odt和io引脚的驱动强度的参考。

另外，可以通过io接口16将回送信号(loopback)提供到存储器装置10。回送信号可以在测试或调试阶段期间用于将存储器装置10设置为其中信号通过同一引脚通过存储器装置10回送的模式。例如，回送信号可以用于设置存储器装置10以测试存储器装置10的数据输出(dq)。回送可能包含数据和选通脉冲两者，或可能仅包含数据引脚。这通常旨在用于监视由存储器装置10在io接口16处所捕获的数据。

如将了解，各种其它组件，例如电源电路(用于接收外部vdd和vss信号)，模式寄存器(用于定义可编程操作和配置的各种模式)，读取/写入放大器(用于在读取/写入期间放大信号)，温度传感器(用于感测存储器装置10的温度)等也可以并入到存储器系统10中。因此，应理解，图1的框图仅被提供以突出显示存储器装置10的某些功能特征以帮助随后的详细描述。

考虑到前述，图2为根据本发明的实施例的图1的存储器装置10的命令地址输入电路21的行地址输出电路50的示意图。如所说明，行地址输出电路50包含偶数存储体刷新计数器52和奇数存储体刷新计数器54。应理解，在本发明中对偶数存储体刷新计数器52的引用可以同样地地适用于奇数存储体刷新计数器54，且反之亦然。

偶数存储体刷新计数器52可以存储与待刷新的存储器装置10的第一组存储体(例如，偶数存储体12)相关联的行地址。当行地址输出电路50接收refab(刷新所有存储体)命令56或refsb(偶数)(刷新相同存储体—偶数)命令58时，偶数存储体刷新计数器52可以递增所存储行地址。可以发射refab命令56(例如，通过命令接口14、外部控制器17等)来刷新所有存储体11，而refsb(偶数)命令58可以被发射到存储器装置10的每一偶数存储体控制块23以刷新偶数存储体12(例如，与奇数存储体13分开)。在任一状况下，响应于接收到refab命令56或refsb(偶数)命令58，每一偶数存储体控制块23可以刷新由相应偶数存储体12的偶数存储体刷新计数器52(例如，对应于偶数存储体控制块23)所识别的行地址。

类似地，奇数存储体刷新计数器54可以存储与待刷新的存储器装置10的第二组存储体(例如，奇数存储体13)相关联的行地址。当行地址输出电路50接收refab(刷新所有存储体)命令56或refsb(奇数)(刷新一些存储体—奇数)命令60时，奇数存储体刷新计数器54可以递增所存储行地址。refsb(奇数)命令60可以发射到存储器装置10的每一奇数存储体控制块24，以刷新奇数存储体13(例如，与偶数存储体12分开)。在任一状况下，响应于接收到refab命令56或refsb(奇数)命令60，每一奇数存储体控制块24可以刷新由相应奇数存储体13的奇数存储体刷新计数器54(例如，对应于奇数存储体控制块24)所识别的行地址。

尽管偶数存储体刷新计数器52可以存储与偶数存储体12相关联的行地址，且奇数存储体刷新计数器54可以存储与奇数存储体13相关联的行地址，但应理解，偶数存储体刷新计数器52可以不专用于偶数存储体12，且奇数存储体刷新计数器54可以不专用于奇数存储体13。即，偶数存储体刷新计数器52和奇数存储体刷新计数器54可以例如独立于偶数存储体12和奇数存储体13的内容而互换。

行地址输出电路50的多路复用器62可以接受存储在偶数存储体刷新计数器52中的行地址，存储在奇数存储体刷新计数器54中的行地址以及激活行地址64(例如，与读取或写入操作相关联)作为输入。多路复用器62可以基于选择信号66输出这些输入中的一个。选择信号66可以指示发送到行地址输出电路50的命令是否为例如refab命令56、refsb(偶数)命令58、refsb(奇数)命令60、激活命令等。然后，多路复用器62可以将存储在偶数存储体刷新计数器52中的行地址、存储在奇数存储体刷新计数器54中的行地址，或激活行地址64输出到寄存器68，所述寄存器将输出存储为行地址70。然后可以(例如，通过存储体控制块22)捕获行地址70以在偶数存储体12、奇数存储体13或两者中执行刷新和/或存取(例如，读取/写入)操作。

按照刷新命令，存储体控制块22可以对相应存储体11(例如，对应于存储体控制块22)的任何合适数目的行执行任何合适数目的刷新操作。例如，如果存储器装置10以fgr(精细粒度刷新)2x模式操作，那么单个刷新命令可以刷新存储体11的一或多个行。如果存储器装置以fgr1x模式操作，那么单个刷新命令可以对存储体11的两组行执行两次刷新操作。如下文所解释，当单个刷新命令执行多于一次(例如，两次)刷新操作时，所述刷新操作中的一个可能与激活命令几乎同时执行，从而导致对错误行地址执行刷新操作或对错误行地址执行激活命令。

图3为根据本发明的实施例说明存储体控制块22的实例时序图80，所述存储体控制块执行使用共享地址路径40对图1的存储器装置10的所有存储体11的一或多个行执行一次刷新操作的refab命令56。特定来说，存储器装置10可以fgr2x模式操作。由refab命令56执行的每一刷新操作可能花费trfcabns(纳秒)82。例如，在存储器装置10以fgr2x模式操作的状况下，trfcab82可能大约为100ns。响应于接收到refab命令56(例如，在命令解码器32处)，偶数存储体控制块23可以刷新偶数存储体12同时(例如，同时地)奇数存储体控制块24刷新奇数存储体13。因为在refab命令56期间偶数存储体12和奇数存储体13正在刷新，所以无法激活存储器装置10的存储体11(例如，用于读取/写入操作)。

例如，响应于接收到refab命令56，行地址输出电路50可以在共享地址路径40上输出偶数存储体刷新计数器52中的行地址(即，行x84)，以存储在寄存器68中作为行地址70(即，如部分86中所展示)以执行刷新操作。偶数存储体刷新计数器52和奇数存储体刷新计数器54两者然后均可以递增所存储行地址(即，从行x84、92到行x+188、96)以考虑到偶数存储器存储体12和奇数存储体13的行x84被刷新。偶数存储体控制块23和奇数存储体控制块24可以捕获行地址70(即行x84)，并刷新90、98偶数存储体12和奇数存储体13中的行地址70。

在另外或替代的实施例中，响应于接收到refab命令56，行地址输出电路50可以在共享地址路径40上输出奇数存储体刷新计数器54中而非偶数存储体刷新计数器52中的行地址(即，行x92)，以存储在寄存器68中作为行地址70。此外，偶数存储体刷新计数器52和奇数存储体刷新计数器54两者然后均可以递增所存储行地址(即，从行x84、92到行x+188、96)以考虑到偶数存储器存储体12和奇数存储体13的行x92被刷新。

虽然在图3的时序图80中所描述的实例说明偶数存储体12的一行(例如，行x84)和奇数存储体13被刷新，但应理解，偶数存储体12和奇数存储体13的多行可以替代地或者也可以被刷新。以此方式，存储体控制块22可以响应于每一refab命令56执行一次刷新操作来刷新图1的存储器装置10的所有存储体11的一或多个行。

图4为根据本发明的实施例说明存储体控制块22的实例时序图110，所述存储体控制块通过使用共享地址路径40对图1的存储器装置10的所有存储体11的一或多个行执行多次刷新操作来执行refab命令56。特定来说，存储器装置10可以fgr1x模式操作。如此，存储体控制块22可以响应于每一refab命令56对存储器装置10的所有存储体11执行两次刷新操作。然而，应理解，存储体控制块22可以执行存储器装置10的所有存储体11的任何合适数目的刷新操作。如所说明，两次刷新操作刷新存储体11的两行。然而，应理解，存储体控制块22可以刷新存储器装置10的所有存储体11的任何合适数目的行。由refab命令56执行的每一刷新操作可能花费trfcabns(纳秒)112。例如，在存储器装置10以fgr1x模式操作的状况下，trfcab112可能大约为195ns。响应于接收到refab命令56(例如，在命令解码器32处)，偶数存储体控制块23可以首先刷新偶数存储体12同时(例如，同时地)奇数存储体控制块24刷新奇数存储体13。如上文所提及，因为在refab命令56期间偶数存储体12和奇数存储体13正在刷新，所以无法激活存储器装置10的存储体11(例如，用于读取/写入操作)。

例如，响应于接收到refab命令56，行地址输出电路50可以在共享地址路径40上输出偶数存储体刷新计数器52中的行地址(即，行x84)，以存储在寄存器68中作为待被捕获以执行刷新和/或存取(例如，读取/写入)操作的行地址70(即，如部分86中所展示)。偶数存储体刷新计数器52和奇数存储体刷新计数器54然后可以递增所存储行地址(即，从行x84、92到行x+188、96)。偶数存储体控制块23和奇数存储体控制块24可以捕获行地址70(即行x84)，并刷新90偶数存储体12和奇数存储体13中的行地址70。

当寄存器68可用于存储新的行地址70时，行地址输出电路50然后可以在共享地址路径40上输出偶数存储体刷新计数器52中的递增行地址(即，行x+188)以存储在寄存器68中作为待被捕获以执行刷新操作的行地址70(即，如在部分114中所展示)。偶数存储体刷新计数器52和奇数存储体刷新计数器54然后可以递增所存储行地址(即，从行x+188、96到行x+2116、122)。偶数存储体控制块23和奇数存储体控制块24可以捕获行地址70(即行x+188)，并刷新118、124偶数存储体12和奇数存储体13中的行地址70。

在另外或替代的实施例中，响应于接收到refab命令56，行地址输出电路50可以在共享地址路径40上输出奇数存储体刷新计数器54中而非偶数存储体刷新计数器52中的行地址(即，行x92)，以存储在寄存器68中作为行地址70。此外，偶数存储体刷新计数器52和奇数存储体刷新计数器54两者然后均可以递增所存储行地址(即，从行x84、92到行x+188、96)以考虑到偶数存储器存储体12和奇数存储体13的行x92被刷新。

在此类实施例中，当寄存器68可用于存储新的行地址70时，行地址输出电路50然后可以在共享地址路径40上输出奇数存储体刷新计数器54中的递增行地址(即，行x+196)以存储在寄存器68中作为待捕获以执行刷新和/或存取(例如，读取/写入)操作的行地址70。偶数存储体刷新计数器52和奇数存储体刷新计数器54然后可以递增所存储行地址(即，从行x+188、96到行x+2116、122)。偶数存储体控制块23和奇数存储体控制块24可以捕获行地址70(即行x+196)，并刷新118、124偶数存储体12和奇数存储体13中的行地址70。

以此方式，存储体控制块22可以响应于每一refab命令56执行多次刷新操作来刷新图1的存储器装置10的所有存储体11的多个行。

图5为根据本发明的实施例说明存储体控制块22的实例时序图140，所述存储体控制块通过使用共享地址路径40对图1的存储器装置10的一组(例如，偶数或奇数)存储体11的一或多个行执行一次刷新操作来执行refsb命令58、60。特定来说，存储器装置10可以fgr2x模式操作。由refsb命令58、60执行的每一刷新操作可能花费trfcsbns(纳秒)142。例如，在存储器装置10以fgr2x模式操作的状况下，trfcab142可能大约为100ns。响应于接收到refsb(偶数)命令58(例如，在命令解码器32处)，偶数存储体控制块23可以刷新偶数存储体12。类似地，响应于接收到refsb(奇数)命令60(例如，在命令解码器32处)，奇数存储体控制块24可以刷新奇数存储体13。在refsb命令58、60期间，在刷新一组存储体11(例如，偶数存储体12)的同时，另一组存储体11(例如，奇数存储体13)可以被激活(例如，用于读取/写入操作)。

例如，响应于接收到refsb(偶数)命令58，行地址输出电路50可以在共享地址路径40上输出偶数存储体刷新计数器52中的行地址(即，行x84)，以存储在寄存器68中作为待被捕获以执行刷新操作的行地址70(即，如部分86中所展示)。然后偶数存储体刷新计数器52可以递增所存储行地址(即，从行x84到行x+188)。偶数存储体控制块23可以捕获行地址70(即，行x84)且刷新90偶数存储体12中的行地址70。

在经由refsb(偶数)命令58对偶数存储体12执行刷新操作90的同时，奇数存储体13可以被激活(例如，用于读取/写入操作)。例如，响应于接收到激活(act)命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可以在共享地址路径40上输出奇数存储体13的激活行地址64(即，行a144)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分146中所展示)。在与(连续)激活之间的延迟相关联的延迟时间148(例如，trrd)之后，一或多个奇数存储体控制块24可以激活150一或多个奇数存储体13的行地址70(即，行a144)，以例如从行地址70读取或向其写入。在一些实施例中，当经由refsb(偶数)命令58对偶数存储体12执行刷新操作90同时，可以接收多个激活命令且可以执行多个激活150(例如，取决于延迟148，执行激活150所花费的时间，以及执行刷新操作90所花费的时间)。

响应于接收到refsb(奇数)命令60，且当寄存器68可用于存储新行地址70时，行地址输出电路50也可以在共享地址路径40上输出奇数存储体刷新计数器54中的行地址(即，行x92)，以存储在寄存器68中作为待被捕获以执行刷新操作的行地址70(即，如部分94中所展示)。然后奇数存储体刷新计数器54可以递增所存储行地址(即，从行x92到行x+196)。奇数存储体控制块24可以捕获行地址70(即，行x92)且刷新98奇数存储体13中的行地址70。

在经由refsb(奇数)命令60对奇数存储体13执行刷新操作98的同时，偶数存储体12可以被激活(例如，用于读取/写入操作)。例如，响应于接收到激活命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可以在共享地址路径40上输出偶数存储体12的激活行地址64(即，行b152)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分154中所展示)。在延迟148(例如，trrd)之后，一或多个偶数存储体控制块23可以激活156一或多个偶数存储体12的行地址70(即，行b152)，以例如从行地址70读取或向其写入。在一些实施例中，当经由refsb(奇数)命令60对奇数存储体13执行刷新操作98同时，可以接收多个激活命令且可以执行多个激活156(例如，取决于延迟148，执行激活156所花费的时间，以及执行刷新操作98所花费的时间)。

虽然在图5的时序图140中所描述的实例说明偶数存储体12的一行(例如，行x84)和奇数存储体13被刷新，但应理解，偶数存储体12和奇数存储体13的多行可以替代地或者也可以被刷新。以此方式，存储体控制块22可以响应于每一refsb命令58、60执行一次刷新操作而刷新图1的存储器装置10的一组(例如，偶数或奇数)存储体11的一行。

图6为根据本发明的实施例说明存储体控制块22的实例时序图170，所述存储体控制块通过使用共享地址路径40对图1的存储器装置10的一组(例如，偶数或奇数)存储体11的一或多个行执行多次刷新操作来执行refsb命令58、60。特定来说，存储器装置10可以fgr1x模式操作。如此，存储体控制块22可以响应于每一refsb命令58、60对存储器装置10的偶数存储体12或奇数存储体13执行两次刷新操作。然而，应理解，存储体控制块22可以执行存储器装置10的偶数存储体12或奇数存储体13的任何合适数目的刷新操作。如图所示，两次刷新操作刷新偶数存储体12或奇数存储体13的两行。然而，应理解，存储体控制块22可以刷新存储器装置10的偶数存储体12或奇数存储体13的任何合适数目的行。由refsb命令58、60执行的每一刷新操作可能花费trfcsbns(纳秒)172来完成。例如，在存储器装置10以fgr1x模式操作的状况下，trfcab172可能大约为130ns。响应于接收到refsb(偶数)命令58(例如，在命令解码器32处)，偶数存储体控制块23可以刷新偶数存储体12。类似地，响应于接收到refsb(奇数)命令60(例如，在命令解码器32处)，奇数存储体控制块24可以刷新奇数存储体13。在refsb命令58、60期间，在刷新一组存储体11(例如，偶数存储体12)的同时，另一组存储体11(例如，奇数存储体13)可以被激活(例如，用于读取/写入操作)。

例如，响应于接收到refsb(偶数)命令58，行地址输出电路50可以在共享地址路径40上输出偶数存储体刷新计数器52中的行地址(即，行x84)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分86中所展示)。然后偶数存储体刷新计数器52可以递增所存储行地址(即，从行x84到行x+188)。偶数存储体控制块23可以捕获行地址70(即，行x84)且刷新90偶数存储体12中的行地址70。

在经由refsb(偶数)命令58对偶数存储体12执行第一刷新操作90的同时，奇数存储体13可以被激活(例如，用于读取/写入操作)。例如，响应于当寄存器68可用于存储新行地址70时接收到对应于奇数存储体13的第一激活命令(例如，在命令解码器32处)，行地址输出电路50可以在共享地址路径40上输出奇数存储体13的第一激活行地址64(即，行a144)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分146中所展示)。在延迟时间148(例如，trrd)之后，一或多个奇数存储体控制块24可以激活150一或多个奇数存储体13的行地址70(即，行a144)，以例如从行地址70读取或向其写入。

在一些实施例中，在经由refsb(偶数)命令58对偶数存储体12执行第一刷新操作90同时，可以接收多个激活命令且可以执行多个激活150。在一些实施例中，激活命令和/或激活150的数目可以至少部分地基于延迟148，执行激活150所花费的时间和/或执行第一刷新操作90所花费的时间。然而，在刷新一组存储体11的多个行的状况下，例如响应于refsb命令58、60刷新两行的偶数存储体12或奇数存储体13，可以在与激活命令大致相同的时间或附近执行随后行(例如，第二行)的刷新操作。因此，且因为使用共享地址路径40(例如，代替多个地址路径，其中一个地址路径可能用于刷新操作，且另一地址路径用于激活操作)，可能捕获错误地址，且可能对错误行地址(即，待激活的存储体的行地址)执行刷新操作，或可能对错误行地址(即，待刷新的存储体的行地址)执行激活操作。如此，代替捕获行地址70以刷新(例如，118)一组存储体11(例如，偶数存储体12)的后续行(例如，第二行)，与所述组存储体11相关联的存储体控制块22(例如，偶数存储体控制块23)可内部地递增在第一刷新操作(例如，90)期间所捕获的行地址70。

例如，在经由refsb(偶数)命令58对偶数存储体12执行第一刷新操作90的同时，奇数存储体13可以第二次被激活。响应于接收到对应于奇数存储体13的第二激活命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可以在共享地址路径40上输出奇数存储体13的第二激活行地址64(即，行b152)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分154中所展示)。在延迟148(例如，trrd)之后，一或多个奇数存储体控制块24可以激活156一或多个奇数存储体13的行地址70(即，行b152)，以例如从行地址70读取或向其写入。

响应于接收到refsb(偶数)命令58，行地址输出电路50可以在共享地址路径40上输出存储在偶数存储体刷新计数器52中的行地址(即，行x+188)，尝试将行x+188存储在寄存器68中作为待被捕获以执行刷新和/或存取(例如，读取/写入)操作的行地址70(即，在部分154处)。然而，在某些情况下，寄存器68(例如，持续时间174)可能不可用于存储新的行地址70，而是保留所存储行地址(即，行b152)。如此，如果偶数存储体控制块23捕获行地址70以刷新118偶数存储体12中的行地址70，那么偶数存储体控制块23可以捕获176行地址70(即，行b152)，这意味着用于激活奇数存储体13(而不是行x+188)。偶数存储体控制块23因此可以刷新偶数存储体12中的错误行。

替代地，偶数存储体控制块23可以内部递增在第一刷新操作90期间所捕获的行地址70(即，从行x84到行x+1)，并刷新118经内部递增的行地址(即，行x+1)，而非捕获176行地址70并刷新偶数存储体12的所述行地址70。以此方式，存储器装置10可以在激活奇数存储体13的一行的同时刷新偶数存储体12，并防止刷新偶数存储体12的错误行和/或激活奇数存储体13的错误行。偶数存储体刷新计数器52然后可以递增所存储行地址(即，从行x+188到行x+2116)，以考虑到与偶数存储体12相关联的经内部递增的行地址70。为了降低存储器装置10的电路系统中的复杂性，在一些实施例中，命令接口14、命令地址输入电路21、命令解码器32和/或存储体控制块22可以保证对偶数行地址70(即，行x84)执行第一刷新操作90，使得偶数行地址70的最低有效位为0。这样，在内部递增行地址70仅仅是翻转最低有效位(至1)的问题。

在经由refsb(偶数)命令58对偶数存储体12执行第一刷新操作90的同时，奇数存储体13可以第三次被激活。响应于接收到对应于奇数存储体13的第三激活命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可以在共享地址路径40上输出奇数存储体13的第三激活行地址64(即，行c178)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分180中所展示)。在与(连续)激活之间的延迟相关联的延迟时间148(例如，trrd)之后，一或多个奇数存储体控制块24可以激活182一或多个奇数存储体13的行地址70(即，行c178)，以例如从行地址70读取或向其写入。

响应于接收到refsb(奇数)命令60，行地址输出电路50可以在共享地址路径40上输出奇数存储体刷新计数器54中的行地址(即，行x92)，以存储在寄存器68中作为待被捕获以执行刷新操作的行地址70(即，如部分94中所展示)。如所说明，如果仅使用单个计数器(例如，偶数刷新计数器52)而不是两个计数器(例如，偶数刷新计数器52和奇数刷新计数器54)，那么行地址输出电路50可能无法输出正确的行(即，行x)。即，因为偶数刷新计数器52被递增(例如，到行x+188)以为偶数存储体12准备第二刷新操作118，所以其不再存储正确的行(例如，行x)使奇数存储体13刷新。然后奇数存储体刷新计数器54可以递增所存储行地址(即，从行x92到行x+196)。奇数存储体控制块24可以捕获行地址70(即，行x92)且刷新98奇数存储体13中的行地址70。

在经由refsb(奇数)命令60对奇数存储体13执行第一刷新操作98的同时，偶数存储体12可以被激活(例如，用于读取/写入操作)。例如，响应于当寄存器68可用于存储新行地址70时接收到对应于偶数存储体12的第一激活命令(例如，在命令解码器32处)，行地址输出电路50可以在共享地址路径40上输出偶数存储体12的第一激活行地址64(即，行d184)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分186中所展示)。在延迟148(例如，trrd)之后，一或多个偶数存储体控制块23可以激活188一或多个偶数存储体12的行地址70(即，行d184)，以例如从行地址70读取或向其写入。

在经由refsb(奇数)命令60对奇数存储体13执行第一刷新操作90的同时，偶数存储体12可以第三次被激活。响应于接收到对应于偶数存储体12的第二激活命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可以在共享地址路径40上输出偶数存储体12的第二激活行地址64(即，行e190)，以存储在寄存器68中作为待被捕获以执行存取(例如，读取/写入)操作的行地址70(即，如部分192中所展示)。在延迟148(例如，trrd)之后，一或多个偶数存储体控制块23可以激活194一或多个偶数存储体12的行地址70(即，行d184)，以例如从行地址70读取或向其写入。

响应于接收到refsb(奇数)命令60，行地址输出电路50可以在共享地址路径40上输出存储在奇数存储体刷新计数器54中的行地址(即，行x+196)，尝试将行x+196存储在寄存器68中作为待被捕获以执行刷新和/或存取(例如，读取/写入)操作的行地址70(即，在部分186处)。然而，在某些情况下，寄存器68(例如，持续时间174)可能不可用于存储新的行地址70，而是保留所存储行地址(即，行d184)。如此，如果奇数存储体控制块24捕获行地址70以刷新124奇数存储体13中的行地址70，那么奇数存储体控制块24可以捕获196行地址70(即，行b184)，这意味着用于激活偶数存储体12(而不是行x+196)。奇数存储体控制块24因此可以刷新奇数存储体13中的错误行。

替代地，奇数存储体控制块24可以内部递增在第一刷新操作98期间所捕获的行地址70(即，从行x92到行x+1)，并刷新124经内部递增的行地址(即，行x+1)，而非捕获196行地址70并刷新奇数存储体13的所述行地址70。以此方式，存储器装置10可以在激活偶数存储体12的一行的同时刷新奇数存储体13，并防止刷新奇数存储体13的错误行和/或激活偶数存储体12的错误行。偶数存储体刷新计数器54然后可以递增所存储行地址(即，从行x+196到行x+2122)，以考虑到与奇数存储体13相关联的经内部递增的行地址70。为了降低存储器装置10的电路系统中的复杂性，在一些实施例中，命令接口14、命令地址输入电路21、命令解码器32和/或存储体控制块22可以保证对偶数行地址70(即，行x92)执行第一刷新操作98，使得偶数行地址70的最低有效位为0。这样，在内部递增行地址70仅仅是翻转最低有效位(至1)的问题。

在经由refsb(奇数)命令60对奇数存储体13执行第一刷新操作98的同时，偶数存储体12可以第三次被激活。响应于接收到对应于偶数存储体12的第三激活命令(例如，在命令解码器32处)，且当寄存器68可用于存储新行地址70时，行地址输出电路50可以在共享地址路径40上输出偶数存储体12的第三激活行地址64(即，行f198)，以存储在寄存器68中作为待被捕获以执行刷新和/或存取(例如，读取/写入)操作的行地址70(即，如部分200中所展示)。在延迟148(例如，trrd)之后，一或多个偶数存储体控制块23可以激活202一或多个偶数存储体12的行地址70(即，行f198)，以例如从行地址70读取或向其写入。

以此方式，存储器装置10可以在激活第二组存储体11的行的同时刷新第一组存储体11，以存取第二组存储体11的行(例如，从中读取数据或向其写入数据)，同时防止刷新第一组存储体11中的错误行或激活第二存储体11中的错误行(且反之亦然)。在一些实施例中，当通过如图4中所展示对存储器装置10的所有存储体11执行多次刷新操作来执行refab命令56时，而不是捕获行地址70并刷新存储体11的所述行地址70，存储体控制块22可以内部地递增在第一刷新操作(例如，90)期间所捕获的行地址70(例如，行x84)，且刷新(例如，118)经内部递增的行地址(例如，行x+1)。

存储器装置10可以经由多种模式执行刷新操作。例如，存储器装置10可以自动刷新模式操作，其中存储器装置10经指示在外部刷新(例如，通过外部控制器)。自动刷新模式可以包含fgr(精细粒度刷新)1x和2x模式。在fgr2x模式中，单个刷新命令可以对存储体11的一或多个行执行刷新操作。在fgr1x模式中，单个刷新命令可以对存储体11的两组行执行两次刷新操作。另外，存储器装置10可以自刷新模式操作，其中存储器装置10经指示内部刷新。在自刷新模式中，存储器装置10的操作类似于在以fgr1x模式操作时操作。

命令地址输入电路21或命令解码器32可以发射第一命令，所述第一命令对一或多个存储体11的的行(例如，对应于存储在寄存器中的行地址)执行刷新操作。在某些情况下，在转变到另一模式之前会发生多次(例如，2的倍数次)刷新操作可能为一个规则(例如，按照半导体或存储器装置制造商的规范)。例如，制造商可以指定以fgr2x模式操作的存储器装置10在转变到另一模式(例如，fgr1x模式或自刷新模式)之前执行2的倍数次刷新操作。如果违反了此规范(例如，通过在转变到另一模式之前执行一次刷新操作)，那么可能不会刷新行，这可能导致存储器泄漏和/或数据丢失。

图7为根据本发明的实施例说明图1的存储器装置10维持在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行两次刷新操作的规范的实例的时序图203。特定来说，当执行第一fgr2x模式刷新操作204时，存储器装置10可以fgr2x模式操作。在fgr2x模式中，单个刷新命令可以对存储体的一或多个行执行刷新操作。例如，存储体控制块22可以刷新所有存储体11的行000(其可将其存储在寄存器68中作为行地址70)。应理解，虽然图7说明使用刷新所有存储体(refab)命令(在转变为以fgr1x模式或自刷新模式操作之前)，但此实例时序图可以类似地应用于以fgr2x模式操作的刷新相同存储体(refsb)命令。为了降低存储器装置10的电路系统中的复杂性，在一些实施例中，命令接口14、命令地址输入电路21、命令解码器32和/或存储体控制块22可以保证第一fgr2x模式刷新操作204在偶数行地址上执行，以使得偶数行地址70的最低有效位为0。这样，内部递增行地址70仅是在fgr1x模式中将最低有效位翻转(到1)的问题，以避免刷新偶数存储体12与激活奇数存储体13之间的行地址冲突，且反之亦然。

如所说明，对行地址000执行第一fgr2x模式刷新操作204(如在部分205中所展示)。应理解，虽然在图7中使用三个位来说明行地址，但是所使用的位的数目为实例。可以使用任何合适数目的位(例如，0-100)来表示行地址。此外，在所说明实例中，最低有效位为行地址的第三(最后)位。然而，应理解，最低有效位可以为任何合适的位，包含第一位、中间位等。行地址000可以存储在内部存储体逻辑210中在部分206中。

在执行第一fgr2x模式刷新操作204之后，可以将寄存器68中的行地址000递增到行地址001(如在部分207中所展示)。如所说明，对部分207中的行地址001执行第二fgr2x模式刷新操作208。行地址001可以存储在内部存储体逻辑210中在部分209中。在执行第二fgr2x模式刷新操作208之后，可以将寄存器68中的行地址001递增到行地址010(如在部分212中所展示)。

然后，存储器装置10可以例如通过使用模式寄存器命令或自刷新条目命令来转变为以fgr1x模式操作(如由虚线214所指示)。因为在转变到fgr1x模式之前执行2的倍数次fgr2x模式刷新操作，所以不会违反规范。在fgr1x模式中，单个刷新命令可以对存储体的两组行执行两次刷新操作。如所说明，存储体控制块22可以在存储器装置10转变到fgr1x模式之后执行第一fgr1x模式刷新操作216，以刷新存储体11的行010(如在部分212中所展示)。应理解，虽然图7说明使用刷新所有存储体(refab)命令(在转变到以fgr1x模式或自刷新模式操作之后)，但实例时序图203类似地应用于以fgr1x模式或自刷新模式操作的刷新相同存储体(refsb)命令。行地址010可以存储在内部存储体逻辑210中在部分213中。

在执行第一fgr1x模式刷新操作216之后，可以将寄存器68中(在部分213中)的行地址010递增到行地址011(如在部分218中所展示)。此外，存储体控制块22可以通过翻转最低有效位(到1)来将存储在内部存储体逻辑210中的行地址010内部递增(如箭头220所展示)到011，并将行地址011存储在内部存储体逻辑210中(如部分222中所展示)。然后，存储体控制块22可以执行第二fgr1x模式刷新操作224，以从内部存储体逻辑210的部分222读取行地址011，并刷新存储体11的所述行。在一些实施例中，存储体控制块22可以捕获寄存器68中的新行地址，或内部递增待刷新的内部存储体逻辑210中的行地址。在执行第二fgr1x模式刷新操作224之后，可以将寄存器68(在部分218中)的行地址011递增到行地址100(如在部分223中所展示)。

图8为根据本发明的实施例说明图1的存储器装置10违反在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行两次刷新操作的规范的实例的时序图225。特定来说，当执行第一fgr2x模式刷新操作204时，存储器装置10可以fgr2x模式操作。如所说明，存储体控制块22可以刷新所有存储体11的行地址000(其可以被存储在第寄存器68的部分205中作为行地址70)。行地址000还可以存储在内部存储体逻辑210中在部分206中。

在执行第一fgr2x模式刷新操作204之后，可以将寄存器68中的行地址000递增到行地址001(如在部分207中所展示)。在不执行第二fgr2x模式刷新操作的情况下，存储器装置10可能转变到以fgr1x模式操作(如由虚线214所指示)，这违反了规范。特定来说，存储体控制块22可以在存储器装置10转变到fgr1x模式之后执行第一fgr1x模式刷新操作216，以刷新存储体11的行001(如在部分207中所展示)。行地址001还可以存储在内部存储体逻辑210中在部分209中。

在执行第一fgr1x模式刷新操作216之后，可以将寄存器68中的行地址001递增到行地址010(如在部分226中所展示)。此外，存储体控制块22可以尝试通过翻转最低有效位(到1)来内部递增(如由228所展示)存储在内部存储体逻辑210的部分209中的行地址001，并将所得行地址存储在内部存储体逻辑208中(在部分230中)。这是为了确保可以恰当地刷新第一组存储体同时恰当地激活第二组存储体。如此，寄存器68的部分226中的行地址010未被存储在内部存储体逻辑210中，如由被划掉箭头231所示。然而，由于行地址001已具有最低有效位1，因此翻转最低有效位001到1不会改变行地址001的值。如此，存储体控制块22可以简单地对存储体11的行地址001执行第二fgr1x模式刷新操作224。

即，如关于图6所论述，因为第二fgr1x模式刷新操作224从经内部递增的内部存储体逻辑210捕获行地址，以避免与在其它存储体中捕获激活行地址发生数据冲突，且因为待内部递增的行地址已具有最后有效位1，所以所述行地址可以被刷新两次。明显地，因此，下一刷新操作(在第二fgr1x模式刷新操作224之后)可以完全跳过下一行地址。例如，寄存器68的部分226中的行地址010可以进一步递增到行地址011，如部分232中所展示。存储在寄存器68的部分232中的行地址011也可以存储在内部存储体逻辑210中在部分233中。可以对存储在寄存器68的部分232中的行地址011执行下一刷新操作234(在第二fgr1x模式刷新操作224之后)。

寄存器68的部分232中的行地址011然后可递增到行地址100，如在部分236中所展示。此外，存储体控制块22可以通过翻转最低有效位(到1)来将存储在内部存储体逻辑210中在部分233处的行地址011内部递增(如箭头235所展示)到011，并将行地址011存储在内部存储体逻辑210中(如在部分237中所展示)。然而，由于行地址011已具有最低有效位1，因此翻转最低有效位011到1不会改变行地址011的值。

如此，寄存器68的部分236中的行地址100未被存储在内部存储体逻辑210中，如由被划掉箭头239所示。可以对存储在内部存储体逻辑210的部分237中的行地址011执行后续的刷新操作238(在刷新操作234之后)。因此，行地址010和100尽管被存储在寄存器68中在部分226和236中，但仍可能未被存储体控制块22刷新。在一或多个行上跳过刷新操作可能会导致可能的存储器泄漏和/或与那些行(例如，行010和100)相关联的数据丢失。

替代地，命令接口14、外部控制器17、至少一些存储体控制块22等可以防止或阻止在寄存器68中将行地址001(如在部分207中所展示)递增到的行地址010(如在部分226中所展示)。这样，存储体控制块22可以执行第一fgr1x模式刷新操作216以刷新行地址001，存储体控制块22可以执行第二fgr1x模式刷新操作224以刷新行地址001，且存储体控制块22可以将寄存器68中的行地址001递增到行地址010，后者可以为待刷新的下一行。以此方式，存储器装置10可以不跳过刷新行(例如，行010)，从而减少存储器泄漏和/或数据丢失。

图9为根据本发明的实施例说明图1的存储器装置10违反在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行两次刷新操作同时维持存储体11的刷新操作的规范的实例时序图240。如所说明，在执行第一fgr2x模式刷新操作且未执行第二fgr2x模式刷新操作之后，在存储器装置10从以fgr2x模式操作转变到以fgr1x模式操作(如由虚线214所指示)之后，违反规范，命令接口14、外部控制器17、至少一些存储体控制块22等可以防止或阻止(如由242所指示)在寄存器68中将行地址001(如在部分207中所展示)递增到行地址010(如在图8中的部分226中所展示)。

存储体控制块22可以执行第一fgr1x模式刷新操作216以刷新行地址001(如在部分207中所展示)。行地址001可以存储在内部存储体逻辑210中在部分209中。命令接口14、外部控制器17、存储体控制块22等可以防止或阻止将寄存器68的部分207中的行地址001递增到行地址010。因此，当存储体控制块22执行第二fgr1x模式刷新操作224时，行地址001可以被刷新(再次)。相同行地址001可以再次存储在内部存储体逻辑210中在部分246中。然后，存储体控制块22可以将寄存器68中(在部分207中)的行地址001递增到行地址010(如在部分248中所展示)。存储在寄存器68的部分248中的行地址010也可以存储在内部存储体逻辑210中在部分249中。可以对存储在寄存器68的部分248中的行地址010执行下一刷新操作250(在第二fgr1x模式刷新操作224之后)。

寄存器68的部分248中的行地址010然后可递增到行地址011，如在部分252中所展示。此外，存储体控制块22可以通过翻转最低有效位(到1)来将存储在内部存储体逻辑210中在部分249处的行地址010内部递增(如箭头251所展示)到011，并将行地址011存储在内部存储体逻辑210中(如在部分253中所展示)。在额外或替代实施例中，存储体控制块22可将行地址011存储在寄存器68的部分248中在内部存储体逻辑210的部分253中。可以对存储在内部存储体逻辑210的部分253或寄存器68的部分252中的行地址011执行后续的刷新操作254(在刷新操作250之后)。以此方式，存储器装置10可以不跳过刷新行(例如，行010)，从而减少存储器泄漏和/或数据丢失。

图10为根据本发明的实施例的可维持图1的存储器装置10的存储体11的刷新操作的逻辑或递增阻止电路系统270的电路图。递增阻止电路系统270可以并入在计数器中，例如偶数存储体刷新计数器52和/或奇数存储体刷新计数器54，或在行地址输出电路50、命令地址输入电路21、命令接口14等的任何其它合适的部分中。特定来说，递增阻止电路系统270可以阻止或防止例如偶数存储体刷新计数器52或奇数存储体刷新计数器54的计数器递增。

如所说明，递增信号cbrcnt272可以从递增阻止电路系统270系统输出到计数器，例如偶数存储体刷新计数器52或奇数存储体刷新计数器54。特别地，计数器可以响应于cbrcnt272脉冲为高而递增。

递增阻止电路系统270可以包含第一或“递增确定”电路系统273，其可以判定是否递增计数器。如所说明，递增确定电路系统273输出递增允许信号allowcnt274，所述信号可以指示何时递增计数器。具体地，当发出refab命令时，如由刷新所有存储体信号allbanksrefreshed276所指示，allowcnt274可以提供较高的值。类似地，当两个refsb命令成对时(例如，当refsb(偶数)命令58之后是refsb(奇数)命令60，或反之亦然)，如由成对信号paired278所指示，allowcnt274可以提供较高的值。allowcnt274可以与计数脉冲信号277组合，所述计数脉冲信号可以提供预阻止递增信号281以在假设信号281未被阻止时递增计数器。如此，当allowcnt274为高且计数脉冲信号277脉冲为高时，预阻止递增信号281可经加脉冲为高。

递增阻止电路系统270可包含第二或“阻止确定”电路系统279，所述电路系统可确定是否阻止预阻止递增信号281。即，当存储器装置10违反在从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作之前执行2的倍数次刷新操作的规范时，阻止确定电路系统279可以确定应阻止预阻止递增信号281。特定来说，第一模式转变信号fgr2x-to-fgr1x280可以指示存储器装置10何时从fgr2x模式转变到fgr1x模式。第二模式转换信号fgr2x-to-self-refresh282可以指示存储器装置10何时从fgr2x模式转变到自刷新模式。

如果当从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作(如由fgr2x-to-frg1x280和/或fgr2x-to-self-refresh282指示)时，如由位信号leastsignificintbit284所指示的行地址的最低有效位为高，那么违反了规范。替代地，如果当从以fgr2x模式操作转变到以fgr1x模式或自刷新模式操作时leastsignificantbit284为低，那么未违反规范。

如果违反了规范，那么阻止确定电路系统279的锁存器288的输出(例如，跳转286)为高。跳转286在为高时可以阻止传播预阻止递增信号281(例如，将高值翻转为低值，以使得预阻止递增信号281不传播到cbrcnt272)。以此方式，存储器装置10可避免跳过行的刷新操作，从而减少存储器泄漏和/或数据丢失。在阻止预阻止递增信号281达延迟时间(例如，与刷新周期相关联)，跳转286可改变到较低的值，因此使得预阻止递增信号281能够传播到cbrcnt272，导致计数器递增。

虽然递增阻止电路系统270、递增确定电路系统273和阻止确定电路系统279经展示为以特定配置布置的特定逻辑，但应理解，可以使用阻止或防止例如偶数存储体刷新计数器52或奇数存储体刷新计数器54的计数器递增的任何合适的逻辑布置。例如，锁存器288可以包含任何合适类型的存储逻辑，例如触发器。

图11为根据本发明的实施例的用于维持图1的存储器装置10的存储体11的刷新操作的方法300的流程图。特定来说，执行方法300可以导致图9的实例时序图240。方法300可以由任何合适的装置或装置的组合来执行，所述装置或装置的组合可以确定存储器装置10是否从第一操作模式转变到第二操作模式，确定存储在计数器中的行地址的最低有效位，以及阻止递增行地址。虽然使用特定顺序的步骤描述方法300，但应理解，本发明预期所描述的步骤可以按与所说明顺序不同的顺序来执行，且某些所描述的步骤可以被跳过或完全不执行。在一些实施例中，方法300的至少一些步骤可以由递增阻止电路系统270执行，如下文所描述。然而，应理解，任何合适的电路系统或组件可以执行方法300，例如行地址输出电路50、命令地址输入电路21、命令接口14等。

如所说明，递增阻止电路系统270接收(处理框302)用以刷新存储在存储器装置10的计数器(例如偶数存储体刷新计数器52和/或奇数存储体刷新计数器54)中的行地址的指令。

递增阻止电路系统270然后确定(决策框304)在接收到所述指令之前存储器装置10是否从fgr2x模式转变到fgr1x模式或自刷新模式。即，递增阻止电路系统270可以确定在其接收到指令时存储器装置10是否处于fgr1x模式或自刷新模式，且递增阻止电路系统270是否处于fgr2x模式。

如果递增阻止电路系统270确定在接收到所述指令之前存储器装置10没有从fgr2x模式转变到fgr1x模式或自刷新模式，那么递增阻止电路系统270递增(处理框306)存储在计数器中的行地址。然后，递增阻止电路系统270刷新(处理框308)存储在计数器中的(经递增的)行地址。

如果递增阻止电路系统270确定在接收到指令之前存储器装置10从fgr2x模式转变到fgr1x模式或自刷新模式，那么递增阻止电路系统270然后确定(决策框310)行地址的最低有效位是否等于1(例如，存储在计数器中的行地址是否为奇数)。特定来说，如果存储在计数器中的行地址的最低有效位为零，那么则在fgr2x模式期间刷新操作的次数为偶数(例如，在fgr2x模式期间刷新操作的次数为2的倍数或成对的)。否则，如果行地址的最低有效位为1，那么在fgr2x模式期间的刷新操作的次数为奇数(例如，在fgr2x模式期间的刷新操作的次数并非2的倍数或不成对)，且违反了规范。

如果递增阻止电路系统270确定行地址的最低有效位不等于1(例如，等于零)，那么递增阻止电路系统270递增(处理框306)存储在计数器中的行地址。然后，递增阻止电路系统270刷新(处理框308)存储在计数器中的(经递增的)行地址。

如果递增阻止电路系统270确定行地址的最低有效位等于1，那么递增阻止电路系统270确定(决策块311)指令是否与刷新所有存储体或以自刷新模式操作相关联(例如，refab命令)。如果指令与刷新所有存储体或以自刷新模式操作相关联，那么递增阻止电路系统270阻止(处理框312)递增行地址。特定来说，锁存器288可以输出信号(例如，跳转286)以阻止另一信号，所述另一信号致使递增计数器(例如，预阻止递增信号281)。然后，递增阻止电路系统270刷新(处理框308)存储在计数器中的(未经递增的)行地址。

如果递增阻止电路系统270确定所述指令与刷新所有存储体或以自刷新模式操作不相关联(例如，在自动刷新模式中的refsb命令)，那么递增阻止电路系统270阻止(处理框314)递增行地址。递增阻止电路系统270然后可以对存储在计数器中的行地址执行(处理框316)刷新相同存储体操作(例如，refsb命令)。然后，递增阻止电路系统270可以确定(决策块318)刷新相同存储器组操作是否成对。这是因为，对于刷新相同存储体操作，可执行阻止计数器的递增(例如，图10的预阻止递增信号281)两次—对偶数存储体12和奇数存储体13各执行一次。

如此，如果刷新相同存储体操作不成对，那么递增阻止电路系统270可以返回到处理框314以阻止递增行地址。以此方式，对于偶数存储体12和奇数存储体13两者均阻止递增计数器。如果刷新相同存储体操作成对，那么递增阻止电路系统270然后刷新(处理框308)存储在计数器中的行地址。以此方式，存储器装置10可避免跳过行的刷新操作，从而减少存储器泄漏和/或数据丢失。

虽然本发明可易于进行各种修改及替换形式，但特定实施例已在图式中通过实例的方式展示，且已在本文中进行详细描述。然而，应理解，本发明并非旨在限于所揭示的特定形式。相反，本发明旨在覆盖落入如所附权利要求书所界定的本发明的精神和范围内的所有修改、等同形式和替代形式。

本文中提出和所主张的技术被引用和应用到材料对象和实际性质的具体实例，其可明确地改进了本技术领域，且因此并非抽象的、无形的或纯粹理论的。此外，如果本说明书末尾所附的任何权利要求包含指定为“用于[执行][功能]的装置...”或“用于[执行][功能]的步骤...”的一或多个元素，其意指这些元素将根据35u.s.c.112(f)的规定进行解释。然而，对于包含以任何其它方式指定的元素的任何权利要求，其意指这些元素不应根据35u.s.c.112(f)的规定进行解释。