3DNAND存储器位线的电阻测试方法与流程

本发明涉及半导体制作领域，尤其涉及一种3dnand存储器位线的电阻测试方法。

背景技术：

nand闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的nand闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3d结构的3dnand存储器。

在3dnand存储器的制作过程中，各种关键器件以及结构的参数观测是一个十分重要的环节，对于设计纠错、制程优化以及失效分析尤其重要，然而随着器件以及测试结构尺寸不断缩小，对目标结构的观测也充满挑战。

3dnand存储器的位线是一个关键的结构，在进行失效测试和分析时，位线的电阻是一个重要的参考参数，但是现有对3dnand存储器的位线进行电阻测试时难度较大，电阻的测试精度无法保证。

技术实现要素：

本发明所要解决的技术问题是怎样减小3dnand存储器的位线电阻的测试难度，提高测试的精度。

本发明提供了一种3dnand存储器位线的电阻测试方法，包括：

提供失效晶圆，所述失效晶圆包括衬底和位于衬底正面上的3dnand存储器，所述3dnand存储器包括若干位线和与每个位线相应连接的若干金属插塞；

选取多根位线作为目标位线，将多根目标位线通过金属线路连接；

从衬底的背面平坦化所述衬底，直至暴露所述与目标位线连接的金属插塞；

对目标位线所对应的金属插塞进行测试，获得目标位线的电阻值。

可选的，所述金属线路采用聚焦离子束工艺形成。

可选的，所述聚焦离子束工艺采用的离子为金属离子。

可选的，所述金属离子为钨离子、钴离子、钛离子或铜离子。

可选的，所述3dnand存储器还包括位于衬底正面上的隔离层和控制栅交替层叠的堆叠结构，位于堆叠结构中的沟道孔，位于沟道孔中的存储结构；覆盖堆叠结构的介质层。

可选的，所述若干位线位于堆叠结构上的介质层中，若干位线相互平行，且每一根位线通过一金属插塞与相应的存储结构连接。

可选的，通过聚焦离子束工艺形成金属线路时，先通过聚焦离子束刻蚀介质层，形成暴露多根目标位线表面的开口，然后在开口底部继续通过聚焦离子束形成金属线路，将多根目标位线相连接。

可选的，所述目标位线的数量大于等于3根。

可选的，采用纳米探针台对目标位线所对应的金属插塞进行测试。

可选的，所述对目标位线所对应的金属插塞进行测试，获得目标位线的电阻过程包括：对三根目标位线两两施加测试电压获得相应的测试电阻；根据测试电压和测试电阻计算获得每根目标位线的电阻。

可选的，从背面平坦化所述失效晶圆采用化学机械研磨工艺。

可选的，所述位线的长度为0.5～8毫米，位线的宽度为30～80纳米，相邻位线的间距为15～25nm。

与现有技术相比，本发明技术方案具有以下优点：

本发明的3dnand存储器位线的电阻测试方法，在测试过程中，通过金属线路将目标位线连接，无需对衬底正面进行研磨，因而能防止对衬底正面进行研磨时带来的位线研磨损伤，并且通过平坦化衬底的背面暴露于目标位线连接的金属插塞，这一过程也不会对目标位线带来损伤，在暴露出金属插塞后，通过对金属插塞进行测试，而获得目标位线的电阻值，因而本发明的测试方法可以减小3dnand存储器位线电阻的测试难度，并且能保证测试的精度。

进一步，通过聚焦离子束工艺即可简便和快速的实现将多根目标位线电连接，并且聚焦离子束工艺可以精确的定位目标位线的所在的位置，防止对目标位线造成损伤。

附图说明

图1-图6为本发明实施例3dnand存储器位线的电阻测试过程的剖面结构示意图。

具体实施方式

如背景技术所言，现有对3dnand存储器的位线进行电阻测试时难度较大，电阻的测试精度无法保证。

研究发现，现有的3dnand存储器的位线结构设计属于特殊尺寸结构，其位线的长度达到几个毫米，而其宽度却只有几十纳米，位线之间的空间更小，仅有不到20纳米，当需要直接观测这种结构电阻时，现有的方法是将失效样品从顶层金属层或介质层一直研磨到需要测试的目标位线，然后进行测试，但是由于位线长度过长，宽度太细，导致在研磨的时候，容易研磨不均匀，极端状况就是将目标位线研磨过度，导致目标位线损坏，无法测试，测试的难度较大，或者即使进行测试，测试的精度也无法保证。

为此，本发明提供了一种3dnand存储器位线的电阻测试方法，在测试过程中，通过金属线路将目标位线连接，无需对衬底正面进行研磨，因而能防止对衬底正面进行研磨时带来的位线研磨损伤，并且通过平坦化衬底的背面暴露于目标位线连接的金属插塞，这一过程也不会对目标位线带来损伤，在暴露出金属插塞后，通过对金属插塞进行测试，而获得目标位线的电阻值，因而发明的测试方案可以减小3dnand存储器位线电阻的测试难度，并且能保证测试的精度。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1-图6为本发明实施例3dnand存储器位线的电阻测试过程的剖面结构示意图。

参考图1，提供失效晶圆21，所述失效晶圆21包括衬底201和位于衬底201正面上的3dnand存储器，所述3dnand存储器包括若干位线203和与每个位线203相应连接的若干金属插塞204。

所示失效晶圆21为3dnand存储器制作过程中或者制作完成后，一项或多项电学参数不满足工艺要求或设计要求、或者存在缺陷的晶圆。对失效晶圆21进行失效测试或分析以对3dnand存储器的设计进行纠错或者优化3dnand存储器的制作工艺。本实施例中，进行的失效测试或分析为对3dnand存储器的位线的电阻的测试或分析。

所述失效晶圆21包括衬底201，所述衬底201的正面形成有3dnand存储器。3dnand存储器通过现有的半导体制作工艺制作。

所述衬底201的材料为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等ⅲ-ⅴ族化合物。本实施例中，所述衬底201的材料为单晶硅(si)。

所述3dnand存储器还包括位于衬底201正面上的隔离层和控制栅交替层叠的堆叠结构(图中未示出)，位于堆叠结构中的沟道孔(图中未示出)，位于沟道孔中的存储结构(图中未示出)；覆盖堆叠结构的介质层202。

所述隔离层用于控制栅之间的相互隔离，所述隔离层的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。所述控制栅的材料为金属(如w、al、cu、ti、ag、au、pt、ni其中一种或几种)或掺杂的半导体材料(如掺杂的多晶硅或锗)。

所述沟道孔暴露出衬底的表面，在沟道孔中形成存储结构，所述存储结构至少包括电荷捕获层和沟道层，在一实施例中，所述电荷捕获层为ono层，即氧化硅-氮化硅-氧化硅的叠层，沟道层为多晶硅层。在一具体的实施例中，可以在沟道通孔中依次淀积ono层、多晶硅层以及氧化硅层，来形成存储结构。

本实施例中，所述若干位线203位于堆叠结构(隔离层和控制栅交替层叠的堆叠结构)上的介质层202中，若干位线203相互平行，且每一根位线203通过一金属插塞204与相应的存储结构连接。

本实施例中，所述位线203的顶部表面未被介质层202覆盖，所述位线203的顶部表面与介质层202的表面齐平，所述介质层202可以为一层或多层堆叠结构。在其他实施例中，所述位线203完全位于介质层202中，所述位线203的顶部表面低于介质层202的表面。在其他实施例中，所述位线203上还可以形成有若干层层间介质层，相应的层间介质层中可以形成金属层和金属插塞。

本实施例中，每根位线203可以通过一金属连接结构205与相应的金属插塞204连接，所述金属连接结构205可以为通孔插塞、金属层中的一种或两种的组合。在其他实施例中，每根位线可以直接与相应的金属插塞连接。

所述位线203的数量至少大于3根，图1中仅以7根位线作为示例进行说明。

在一实施例中，所述位线203的长度为0.5～8毫米，位线203的宽度为30～80纳米，相邻位线203的间距为15～25nm，本申请中形成的位线203长度较长，宽度和间距均很小，现有的测试方法在进行研磨时，极易对位线203带来研磨损伤，因而本申请对现有的测试方法进行了改进，以解决该问题。

参考图2，选取多根位线203作为目标位线(203a、203b、203c)，将多根目标位线(203a、203b、203c)通过金属线路206连接。

所述目标位线为测试人员随意进行选取或者根据经验进行选取。所述目标位线也可以根据相应的选择条件进行选取，比如选择中间特定区域或边缘特定区域的位线作为目标位线。

为了进行电阻的测量，选取的目标位线203的数量至少为三根，并且通过形成金属线路206将多根目标位线电连接在一起。

本实施例中，选取图2中三根位线203作为目标位线，分别为目标位线203a、目标位线203b、目标位线203c。

确定目标位线后，根据版图分析，可以获知与目标位线(203a、203b、203c)连接的金属插塞204对应的位置。

本实施例中，与目标位线203a、目标位线203b、目标位线203c对应连接的金属插塞分别为金属插塞204a、金属插塞204b、金属插塞204c。

形成金属线路206将目标位线203a、目标位线203b、目标位线203c连接，本实施例中，所述金属线路206采用聚焦离子束(focusedionbeam，fbi)工艺形成。所述聚焦离子束工艺采用的离子为金属离子，所述金属离子为钨离子、钴离子、钛离子或铜离子，本实施例中，所述金属离子为钨离子，具体的，所述聚焦离子束(focusedionbeam，fbi)工艺是将液态金属离子源发射的离子束经过加速聚焦后作为入射束，照射失效晶圆表面，进而进行刻蚀和沉积工艺。

在一实施例中，当所述位线上还形成有多层层间介质层时，通过聚焦离子束工艺先去除目标位线(203a、203b、203c)上的层间介质层(如果层间介质层上还形成有金属层和/或金属插塞的话，通过聚焦离子束工艺也相应的去除层间介质层中的金属层和/或金属插塞)，在层间介质层中形成暴露出目标位线(203a、203b、203c)表面的开口；形成开口后，继续进行聚焦离子束工艺在开口底部形成将目标位线203a、目标位线203b、目标位线203c连接的金属线路206。因而本申请通过聚焦离子束工艺即可简便和快速的实现将多根目标位线(203a、203b、203c)电连接，并且聚焦离子束工艺可以精确的定位目标位线(203a、203b、203c)的所在的位置，防止对目标位线(203a、203b、203c)造成损伤。

参考图3，从衬底201(参考图2)的背面平坦化所述衬底，直至暴露所述与目标位线(203a、203b、203c)连接的金属插塞(204a、204b、204c)。

所述平坦化采用化学机械研磨工艺。

在其他实施例中，所述平坦化工艺可以为化学机械研磨工艺与刻蚀工艺的结合，具体的，先采用化学机械研磨工艺平坦化所述衬底201的背面；然后采用刻蚀工艺去除部分衬底201以及金属插塞(204a、204b、204c)底部的器件层，形成暴露出金属插塞(204a、204b、204c)的凹槽。

参考图3和图4，对目标位线(203a、203b、203c)所对应的金属插塞(204a、204b、204c)进行测试，获得目标位线的电阻值。

在一实施例中，对目标位线(203a、203b、203c)所对应的金属插塞(204a、204b、204c)进行测试，获得目标位线的电阻过程包括：对三根目标位线两两施加测试电压获得相应的测试电阻；根据测试电压和测试电阻计算获得每根目标位线的电阻。

具体的，所述位线的电阻测量值采用测试机台301进行，所述测试机台可以为纳米探针台，所述测试机台包括探针31和探针32，在进行测试时，探针31和探针32分别连接金属插塞204a和金属插塞204b(参考图4)，然后施加测试电压v1，获得测试电流i1；然后探针31和探针32分别连接金属插塞204b和金属插塞204c，然后施加测试电压v2，获得测试电流i2；然后探针31和探针32分别连接金属插塞204a和金属插塞204c，然后施加测试电压v3，获得测试电流i3；进行计算获得目标位线的电阻值。

计算过程如下：

rbl_01+rbl_02＝v1/i1＝r1

rbl_02+rbl_03＝v2/i2＝r2

rbl_01+rbl_03＝v3/i3＝r3

解方程组，得到：rbl_01＝(r1+r3-r2)/2

rbl_02＝(r1+r2-r3)/2

rbl_03＝(r2+r3-r1)/2

上述公式中rbl_01为目标位线203a的电阻，rbl_02为目标位线203b的电阻，rbl_03为目标位线203c的电阻，r1通过v1/i1获得，r2通过v2/i2获得，r3通过v3/i3获得。

虽然上述的测量结果值包括金属插塞(204a、204b、204c)和金属连接结构205的电阻值，但是金属插塞(204a、204b、204c)和金属连接结构205的电阻值(几百欧姆)相对于目标位线(203a、203b、203c)的电阻值(几十万欧姆)很小，可以忽略不计。

需要说明的是，在其他实施例中，从衬底201(参考图2)的背面平坦化所述衬底，直至暴露所述与目标位线(203a、203b、203c)连接的金属插塞(204a、204b、204c)后，可以采用其他的电阻的测试方法测量位线的电阻。

本发明实施例的3dnand存储器位线的电阻测试方法，在测试过程中，通过金属线路将目标位线连接，无需对衬底正面进行研磨，因而能防止对衬底正面进行研磨时带来的位线研磨损伤，并且通过平坦化衬底的背面暴露于目标位线连接的金属插塞，这一过程也不会对目标位线带来损伤，在暴露出金属插塞后，通过对金属插塞进行测试，而获得目标位线的电阻值，因而本发明实施例的测试方法可以减小3dnand存储器位线电阻的测试难度，并且能保证测试的精度。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。