自适应错误检查与校正的半导体存储器装置和存储器系统的制作方法

该申请要求于2017年11月9日在韩国知识产权局(kipo)提交的韩国专利申请no.10-2017-0148431的优先权，所述申请的公开内容通过引用方式整体并入本文。

本发明构思的示例性实施例整体涉及半导体集成电路，并且更具体地说，涉及一种用于自适应错误检查与校正的半导体存储器装置和包括所述半导体存储器装置的存储器系统。

背景技术：

可以将半导体存储器装置分为诸如闪速存储器装置等的非易失性存储器装置和诸如动态随机存取存储器(dram)等的易失性存储器装置。dram的高速操作和成本效率使它们有效地用作系统存储器。由于用于dram的制造设计规则的持续收缩，dram存储器单元中的比特错误可快速增加，并且dram的产率可降低。

技术实现要素：

根据本发明构思的示例性实施例，一种半导体存储器装置包括存储器单元阵列和错误检查与校正(ecc)电路。基于与写数据相对应的片内集成(on-die)ecc电平，ecc电路执行对存储在存储器单元阵列中的写数据的ecc编码，以及执行对与从存储器单元阵列读出的写数据相对应的读数据的ecc解码。所述片内集成ecc电平是根据写数据的重要程度，在多个片内集成ecc电平中确定的。

根据本发明构思的示例性实施例，一种存储器系统包括至少一个半导体存储器装置和被构造为控制所述至少一个半导体存储器装置的存储器控制器。所述存储器控制器根据存储在所述至少一个半导体存储器装置的存储器单元阵列中的写数据的重要程度来在多个片内集成ecc电平中确定与写数据相对应的片内集成ecc电平。所述至少一个半导体存储器装置基于与写数据相对应的片内集成ecc电平来执行对所述写数据的ecc编码和对与所述写数据相对应的读数据的ecc解码。

根据本发明构思的示例性实施例，一种控制半导体存储器装置的错误检查与校正(ecc)的方法包括：由存储器控制器根据存储在半导体存储器装置的存储器单元阵列中的写数据的重要程度，在多个片内集成ecc电平中确定与写数据相对应的片内集成ecc电平；以及由所述半导体存储器装置基于与所述写数据相对应的片内集成ecc电平来执行对所述写数据的ecc编码和对与所述写数据相对应的读数据的ecc解码。

附图说明

通过参照附图来详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的以上和其它特征。

图1是示出根据本发明构思的示例性实施例的控制片内集成错误检查与校正(ecc)的方法的流程图；

图2是示出根据本发明构思的示例性实施例的存储器系统的框图；

图3是用于描述根据本发明构思的示例性实施例的根据数据位和奇偶校验位的片内集成ecc电平的示图；

图4是示出根据本发明构思的示例性实施例的设置片内集成ecc电平的示例的示图；

图5是示出根据本发明构思的示例性实施例的半导体存储器装置的框图；

图6示出了根据本发明构思的示例性实施例的图5中的半导体存储器装置的一部分；

图7和图8是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的固定构造的示图；

图9是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的可变构造的示图；

图10示出了根据本发明构思的示例性实施例的图5中的半导体存储器装置的一部分；

图11和图12是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的固定构造的示图；

图13是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的可变构造的示图；

图14是示出根据本发明构思的示例性实施例的包括在图5中的半导体存储器装置中的ecc电路的示图；

图15是示出根据本发明构思的示例性实施例的包括在图14中的ecc电路中的ecc引擎的框图；

图16是示出根据本发明构思的示例性实施例的包括在图15中的ecc引擎中的奇偶校验产生器的示图；

图17是示出根据本发明构思的示例性实施例的包括在图14中的ecc电路中的数据校正器的示图；

图18和图19是示出根据本发明构思的示例性实施例的控制片内集成ecc的方法的流程图；

图20a和图20b是示出根据本发明构思的示例性实施例的堆叠的存储器装置的示图；

图21是示出根据本发明构思的示例性实施例的移动系统的框图。

具体实施方式

本发明构思的示例性实施例提供了半导体存储器装置、包括该半导体存储器装置的系统以及能够自适应地执行片内集成错误检查与校正(ecc)的相关方法。

下文中，将参照附图来更完全地描述本发明构思的示例性实施例。贯穿本申请，相同的标号可指代相同的元件。

图1是示出根据本发明构思的示例性实施例的控制片内集成错误检查与校正(ecc)的方法的流程图。

参照图1，由存储器控制器根据存储在半导体存储器装置的存储器单元阵列中的写数据的重要程度，在多个片内集成ecc电平中确定与写数据相对应的片内集成ecc电平(s100)。可根据写数据的类型来确定写数据的重要程度。例如，可将相对高的片内集成ecc电平分配给诸如操作系统(os)等的重要数据，这是因为如果操作系统中的错误是不可校正的，则可导致对系统的致命影响。相反地，可将相对低的片内集成ecc电平分配给诸如图像数据等的简单数据。

这样，当写数据的重要程度较高时，与写数据相对应的片内集成ecc电平可被确定为是较高的。如将在下文描述的，与写数据相对应的奇偶数据的位数与所述写数据的位数的比率可随着与所述写数据相对应的片内集成ecc电平增加而被设置地较高。结果，随着写数据的重要程度增加，可通过增大奇偶数据的位数与写数据的位数的比率来提高错误校正的概率。

可以由半导体存储器装置基于与写数据相对应的片内集成ecc电平来执行对写数据的ecc编码以及对与写数据相对应的读数据的ecc解码(s200)。片内集成ecc有别于由存储器控制器或主机装置执行的系统电平ecc。片内集成ecc表示在半导体存储器装置中自主地执行的ecc。在半导体存储器装置中产生片内集成ecc的奇偶数据，并且不将所述奇偶数据提供至外部装置。

为了根据写数据的重要程度来施加不同的片内集成ecc电平，包括在存储器单元阵列中的多个存储器区中的至少两个存储器区可被构造为使得数据区与奇偶区的大小的比率可相对于所述至少两个存储器区是不同的。每个存储器区可包括存储所述写数据的数据区和存储所述奇偶数据的奇偶区。在本发明构思的示例性实施例中，存储器区可具有用于施加所述多个片内集成ecc电平的固定构造。在本发明构思的示例性实施例中，存储器区可具有用于施加所述多个片内集成ecc电平的可变构造。

这样，控制片内集成ecc的方法可通过根据写数据的重要程度施加不同的片内集成ecc电平来减小半导体存储器装置的大小以及提高片内集成ecc的效率。

图2是示出根据本发明构思的示例性实施例的存储器系统的框图。

参照图2，存储器系统20包括存储器控制器100和半导体存储器装置200。

存储器控制器100可控制存储器系统20的整体操作，并且存储器控制器100可控制外部主机装置与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机装置的请求来将数据写入半导体存储器装置200中，或者从半导体存储器装置200读取数据。另外，存储器控制器100可向半导体存储器装置200发出操作命令，以控制半导体存储器装置200。

在本发明构思的示例性实施例中，半导体存储器装置200可为易失性存储器，诸如动态随机存取存储器(dram)、同步dram(sram)、低功率双数据率(lpddr)sram等。在本发明构思的示例性实施例中，半导体存储器装置200可为非易失性存储器，诸如相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)、铁电随机存取存储器(fram)等。半导体存储器装置200不限于特定类型的存储器，并且可为具有片内集成ecc的任何类型的存储器。

存储器控制器100将时钟信号clk、命令cmd和地址(信号)addr发送至半导体存储器装置200，并且与半导体存储器装置200交换数据md。

半导体存储器装置200包括存储数据md的存储器单元阵列300、错误校正码或错误检查与校正(ecc)电路400和控制逻辑电路210。ecc电路400可包括多个ecc引擎，所述多个ecc引擎与包括在存储器单元阵列300中的多个分块阵列相对应。

存储器系统20可通过接口协议与外部主机装置通信，所述接口协议诸如快速外围组件互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)等。当外部主机装置向存储器控制器100发送针对写操作的请求时，外部主机装置还可确定写数据的重要程度并将其发送至存储器控制器100。

存储器控制器100可包括ecc分配器alc120，所述ecc分配器alc120被构造为基于写数据的重要程度来确定与写数据相对应的片内集成ecc电平。可从外部主机装置提供所述写数据的重要程度或者可通过存储器控制器100的存储器管理场景来确定所述写数据的重要程度。可将与写数据相对应的片内集成ecc电平作为ecc电平信息lvinf提供至半导体存储器装置200。半导体存储器装置200可基于所述ecc电平信息lvinf来执行与写数据的片内集成ecc电平相对应的片内集成ecc。在本发明构思的示例性实施例中，可将ecc电平信息lvinf表示为施加了不同的片内集成ecc电平的存储器区的地址。例如，所述地址可为指示多个分块阵列中的一个分块阵列的分块地址。

为了根据写数据的重要程度来施加不同的片内集成ecc电平，包括在存储器单元阵列300中的多个存储器区中的至少两个存储器区可被构造为使得数据区和奇偶区的大小的比率可相对于所述至少两个存储器区是不同的。用于实现所述多个片内集成ecc电平的构造可为固定的或可变的。

在本发明构思的示例性实施例中，半导体存储器装置200可具有用于施加多个片内集成ecc电平的固定构造。在这种情况下，半导体存储器装置200可将关于所述固定构造的信息cnfinf提供至存储器控制器100，并且存储器控制器100可基于所述信息cnfinf来确定与写数据相对应的地址，例如分块地址。

在本发明构思的示例性实施例中，半导体存储器装置200可具有用于施加多个片内集成ecc电平的可变构造。在这种情况下，半导体存储器装置200可基于从存储器控制器100提供的信息cnfinf来设置所述可变构造，并且存储器控制器100可基于所述信息cnfinf来确定与写数据相对应的地址，例如分块地址。

图3是用于描述根据本发明构思的示例性实施例的根据数据位和奇偶校验位的片内集成ecc电平的示图。

在图3中，sec表示单错误校正，ded表示双错误检测，并且dec表示双错误校正。图3示出了奇偶校验位和所述奇偶校验位的开销(奇偶校验o/h)的对应大小。奇偶校验位对应于汉明码或者扩展汉明码。奇偶校验位的开销的大小对应于比率，所述比率是与所述写数据相对应的奇偶数据的奇偶校验位与所述写数据的数据位的比率。图3中的情况为非限制性示例。例如，如果使用bose-chaudhuri-hocquenghem(bch)码、reed-solomon码等，则可不同地确定奇偶校验位数和所述开销大小。

如图3所示，随着奇偶校验位数相对于相同的数据位数增加，例如，随着奇偶校验位数与数据位数的比率增大，错误检测和校正的能力提高。随着数据位数相对于相同的错误检测和校正能力增加，对应的奇偶校验位数增加，而奇偶校验位数与数据位数的比率减小。

这样，错误检测能力和/或错误校正能力可随着奇偶校验位数与对应的数据位数的比率增大而增加。结果，片内集成ecc电平可随着奇偶校验位数与对应的数据位数的比率增大而升高。

在常规方案中，应用固定的片内集成ecc电平。在这种情况下，如果片内集成ecc电平设置得高于所需，则可能浪费存储器资源，并且半导体存储器装置的大小可增大。相反地，如果片内集成ecc电平设置得低于所需，则错误检测和校正能力可能降低，并且半导体存储器装置的性能可能降低。

另一方面，通过根据写数据的重要程度来施加不同的片内集成ecc电平，根据本发明构思的示例性实施例的半导体存储器装置、存储器系统和控制片内集成ecc的方法可减小半导体存储器装置的大小并提高片内集成ecc的效率。

图4是示出根据本发明构思的示例性实施例的设置片内集成ecc电平的示例的示图。

参照图4，半导体存储器装置的存储器单元阵列可包括作为多个存储器区的多个分块阵列。作为非限制性示例，存储器单元阵列可包括第一分块阵列banka至第八分块阵列bankh。在图4中，(a，b)中的a表示片内集成ecc编码和解码的单元数据的数据位数，并且(a，b)中的b表示对应的奇偶校验位数。例如，如图4所示，可将第一分块阵列banka设置为第一片内集成ecc电平[(8，4)sec]，可将第二分块阵列bankb和第三分块阵列bankc设置为低于第一片内集成ecc电平的第二片内集成ecc电平[(64，8)sec-ded]，可将第四分块阵列bankd、第五分块阵列banke和第六分块阵列bankf设置为低于第二片内集成ecc电平的第三片内集成ecc电平[(128，8)sec]，并且可将第七分块阵列bankg和第八分块阵列bankh设置为低于第三片内集成ecc电平的第四片内集成ecc电平[(256，10)sec-ded]。

如图4所示，可将第一片内集成ecc电平分配给操作系统(os)，可将第二片内集成ecc电平分配给第一组的应用app1，可将第三片内集成ecc电平分配给第二组的应用app2，并且可将第四片内集成ecc电平分配给简单数据data。这样，可将相对高的片内集成ecc电平分配给诸如操作系统等的重要数据，这是因为如果操作系统中的错误不可校正时可导致对系统的致命影响。相反地，可将相对低的片内集成ecc电平分配给诸如图像数据等的简单数据。通过根据写数据的重要程度来施加不同的片内集成ecc电平，半导体存储器装置的大小可减小，并且片内集成ecc的效率可提高。

图4显示了其中存储器区与分块阵列相对应的示例，但是本发明构思不限于此。例如，可由每个分块阵列中的存储器块的单元或者由高带宽存储器(hbm)中的伪沟道的单元来应用自适应片内集成ecc。

图5是示出根据本发明构思的示例性实施例的半导体存储器装置的框图。

参照图5，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、分块控制逻辑230、刷新计数器245、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、i/o门控电路290、ecc电路400和数据i/o缓冲器295。

ecc电路400包括第一ecc引擎400a至第八ecc引擎400h，并且i/o门控电路290包括对应于多个分块阵列的多个i/o门控电路。

存储器单元阵列300包括第一分块阵列310至第八分块阵列380。行解码器260包括分别连接至第一分块阵列310至第八分块阵列380的第一分块行解码器260a至第八分块行解码器260h，列解码器270包括分别连接至第一分块阵列310至第八分块阵列380的第一分块列解码器270a至第八分块列解码器270h，并且读出放大器单元285包括分别连接至第一分块阵列310至第八分块阵列380的第一分块读出放大器285a至第八分块读出放大器285h。第一分块阵列310至第八分块阵列380、第一分块行解码器260a至第八分块行解码器260h、第一分块列解码器270a至第八分块列解码器270h以及第一分块读出放大器285a至第八分块读出放大器285h可形成第一分块至第八分块。第一分块阵列310至第八分块阵列380中的每一个包括形成在多条字线wl与多条位线btl的交叉部分的多个存储器单元mc。

地址寄存器220从存储器控制器100接收包括分块地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器220将接收到的分块地址bank_addr提供至分块控制逻辑230，将接收到的行地址row_addr提供至行地址多路复用器240，以及将接收到的列地址col_addr提供至列地址锁存器250。

分块控制逻辑230响应于分块地址bank_addr来产生分块控制信号。响应于分块控制信号来激活第一分块行解码器260a至第八分块行解码器260h中的与分块地址bank_addr相对应的一个，并且响应于分块控制信号来激活第一分块列解码器270a至第八分块列解码器270h中的与分块地址bank_addr相对应的一个。

行地址多路复用器240从地址寄存器220接收行地址row_addr，并且从刷新计数器245接收刷新行地址ref_addr。行地址多路复用器240选择性地输出行地址row_addr或刷新行地址ref_addr，以作为行地址ra。从行地址多路复用器240输出的行地址ra应用于第一分块行解码器260a至第八分块行解码器260h。

第一分块行解码器260a至第八分块行解码器260h中的被激活的一个解码从行地址多路复用器240输出的行地址ra，并且激活与行地址ra相对应的分块阵列的字线。例如，激活的分块行解码器将字线驱动电压施加至与行地址ra相对应的字线。列地址锁存器250从地址寄存器220接收列地址col_addr，并且暂时存储接收到的列地址col_addr。在本发明构思的示例性实施例中，在突发模式中，列地址锁存器250产生与接收到的列地址col_addr相比增加的列地址。列地址锁存器250将暂时存储或产生的列地址应用于第一分块列解码器270a至第八分块列解码器270h。

第一分块列解码器270a至第八分块列解码器270h中的被激活的一个通过i/o门控电路290来激活与分块地址bank_addr和列地址col_addr相对应的读出放大器。i/o门控电路290中的每个i/o门控电路包括用于对输入/输出数据进行门控操作的电路，并且还包括用于存储从第一分块阵列310至第八分块阵列380输出的数据的读数据锁存器和用于将数据写入第一分块阵列310至第八分块阵列380的写驱动器。

从第一分块阵列310至第八分块阵列380中的一个分块阵列读取的码字cw由耦合至待从其读取数据的一个分块阵列的读出放大器来感测，并且被存储在读数据锁存器中。可在由对应的ecc引擎对码字cw执行ecc解码之后经由数据i/o缓冲器295来将存储在读数据锁存器中的码字cw提供至存储器控制器100。在由对应的ecc引擎对数据md执行ecc编码之后，可将待写入第一分块阵列310至第八分块阵列380中的一个分块阵列中的数据md从存储器控制器100提供至数据i/o缓冲器295，并由写驱动器写入一个分块阵列中。

在半导体存储器装置200的写操作中，数据i/o缓冲器295可基于时钟信号clk将数据md从存储器控制器100提供至ecc电路400，并且在半导体存储器装置200的读操作中，可将数据md从ecc电路400提供至存储器控制器100。

在写操作中，ecc电路400基于来自数据i/o缓冲器295的主数据md来产生奇偶数据(例如，奇偶校验位)，并且为i/o门控电路290提供包括主数据md和奇偶校验位的码字cw。i/o门控电路290可将码字cw写入一个分块阵列中。

另外，在读操作中，ecc电路400可从i/o门控电路290接收从一个分块阵列读取的码字cw。ecc电路400可基于码字cw中的奇偶校验位对数据md执行ecc解码，可校正数据md中的单比特错误或双比特错误，并且可将校正的主数据提供至数据i/o缓冲器295。

控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可针对半导体存储器装置200产生控制信号，以执行写操作或读操作。控制逻辑电路210包括解码从存储器控制器100接收到的命令cmd的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。例如，模式寄存器212的值可指示操作模式。

例如，命令解码器211可通过对写使能信号(/we)、行地址选通信号(/ras)、列地址选通信号(/cas)、芯片选择信号(/cs)等进行解码来产生与命令cmd相对应的控制信号。控制逻辑电路210可产生控制i/o门控电路290的列控制信号ccs和第一控制信号ctl1以及控制ecc电路400的第二控制信号ctl2。

图6示出了根据本发明构思的示例性实施例的图5中的半导体存储器装置的一部分。

参照图6，半导体存储器装置200a可包括控制逻辑电路210、第一分块阵列310、i/o门控电路290和ecc电路400。第一分块阵列310可包括正常单元阵列nca和冗余单元阵列rca。正常单元阵列nca可包括多个第一存储器块mb0-mbk(例如，311-313)，并且冗余单元阵列rca可包括至少第二存储器块edb(例如，314)。第一存储器块311-313是确定半导体存储器装置200a的存储器容量的存储器块。第二存储器块314用于ecc和/或冗余修复。由于将用于ecc和/或冗余修复的第二存储器块314用于ecc、数据线修复或块修复以修复在第一存储器块311-313中产生的一个或多个失效单元，因此第二存储器块314也被称作edb块。

在第一存储器块311-313中的每一个中，多个第一存储器单元按照多行和多列来排列。在第二存储器块314中，多个第二存储器单元按照多行和多列来排列。

在第一存储器块311-313中，可形成例如8k字线wl的多行，并且可形成例如1k位线btl的多列。连接至字线wl与位线btl的交叉部分的第一存储器单元可为动态存储器单元或电阻型存储器单元。在第二存储器块314中，可形成例如8k字线wl的多行，并且可形成例如1k位线btl的多列。连接至字线wl与位线rbtl的交叉部分的第二存储器单元可为动态存储器单元或电阻型存储器单元。

i/o门控电路290可包括连接至第一存储器块311-313的第一开关电路291和连接至第二存储器块314的第二开关电路。在半导体存储器装置200a中，可同时访问与突发长度(bl)的数据相对应的多个位线，以支持指示可访问的最大数量的列位置的bl。例如，bl可设为8。在这种情况下，位线btl和rbtl中的每一条可连接至列选择器mux1-muxk和muxp中的对应的一个。

ecc电路400可分别通过第一数据线gio和第二数据线edbio连接至第一开关电路291和第二开关电路292。第一数据线gio可连接至ecc电路400的数据节点ndd，并且第二数据线edbio可连接至ecc电路400的奇偶节点ndp。

控制逻辑电路210可对命令cmd进行解码，以产生用于控制第一开关电路291和第二开关电路292的第一控制信号ctl1以及用于控制ecc电路400的第二控制信号ctl2。

图7和图8是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的固定构造的示图。

为了便于示出，省略了图7和图8所示的包括在存储器阵列中的一些存储器区mrg1-mrg3以及其它组件。图6中的第一数据线gio和第二数据线edbio的数量可根据存储器区mrg1-mrg3中的每一个中的数据区和奇偶区的列大小来确定。在本发明构思的示例性实施例中，存储器区mrg1-mrg3可为分块阵列。

参照图7和图8，存储器区mrg1-mrg3中的每一个可包括其中存储有写数据的数据区和其中存储有奇偶数据的奇偶区。第一存储器区mrg1可包括第一数据区rgd1和第一奇偶区rgp1，第二存储器区mrg2可包括第二数据区rgd2和第二奇偶区rgp2，并且第三存储器区mrg3可包括第三数据区rgd3和第三奇偶区rgp3。

存储器区mrg1-mrg3中的每一个具有与多个片内集成ecc电平中的一个相对应的构造。对此，存储器区mrg1-mrg3可实现为使得数据区的大小与奇偶区的大小的比率相对于存储器区mrg1-mrg3是不同的。区的大小表示所述区中的存储器单元的数量或可以存储在所述区中的数据的位数。

即使图7和图8示出了具有数据区与奇偶区的大小的不同比率的三个存储器区，存储器单元阵列也可根据片内集成ecc电平的设置替代性地包括具有不同大小比率的两个、四个或更多个存储器区。

在本发明构思的示例性实施例中，如图7所示，相对于第一存储器区mrg1至第三存储器区mrg3，整体行大小nrt、整体列大小nct、数据区的行大小nrt和奇偶区的行大小nrt中的每一个是基本相同的，而数据区的列大小ncd1、ncd2或ncd3与奇偶区的列大小ncp1、ncp2或ncp3的比率是不同的。换句话说，每个存储器区的整体大小可相对于存储器区mrg1-mrg3是基本相同的，而数据区和奇偶区的列大小可相对于存储器区mrg1-mrg3是不同的。第一数据区rgd1与第一奇偶区rgp1的列大小比率ncp1/ncd1可大于第二数据区rgd2与第二奇偶区rgp2的列大小比率ncp2/ncd2。第二数据区rgd2和第二奇偶区rgp2的列大小比率ncp2/ncd2可大于第三数据区rgd3与第三奇偶区rgp3的列大小比率ncp3/ncd3。因此，可将最高片内集成ecc电平分配给第一存储器区mrg1，可将中间片内集成ecc电平分配给第二存储器区mrg2，并且可将最低片内集成ecc电平分配给第三存储器区mrg3。

在本发明构思的示例性实施例中，如图8所示，相对于第一存储器区mrg1至第三存储器区mrg3，整体列大小nct1、nct2或nct3是不同的，整体行大小nrt、数据区的行大小nrt以及奇偶区的行大小nrt中的每一个是基本相同的，而数据区的列大小ncd1、ncd2或ncd3与奇偶区的列大小ncp1、ncp2或ncp3的比率是不同的。换句话说，数据区的大小可相对于存储器区mrg1-mrg3是基本相同的，而存储器区的整体大小可相对于存储器区mrg1-mrg3是不同的。第一数据区rgd1与第一奇偶区rgp1的列大小比率ncp1/ncd可大于第二数据区rgd2与第二奇偶区rgp2的列大小比率ncp2/ncd。第二数据区rgd2与第二奇偶区rgp2的列大小比率ncp2/ncd可大于第三数据区rgd3与第三奇偶区rgp3的列大小比率ncp3/ncd。因此，可将最高片内集成ecc电平分配给第一存储器区mrg1，可将中间片内集成ecc电平分配给第二存储器区mrg2，并且可将最低片内集成ecc电平分配给第三存储器区mrg3。

这样，使用参照图7和图8来描述的存储器单元阵列或存储器区的固定构造，可实现不同的片内集成ecc电平。

图9是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的可变构造的示图。

参照图9，存储器区mrg可包括数据区rgd、混合区rgh和奇偶区rgp。数据区rgd可用于存储写数据，并且奇偶区rgp可用于存储奇偶数据。混合区rgh可被构造为根据分配给存储器区mrg的片内集成ecc电平来选择性地存储写数据或奇偶数据。在本发明构思的示例性实施例中，存储器区mrg可为分块阵列。

第一开关电路swc1可连接在数据区rgd的输入-输出节点nd1与ecc电路400的数据节点ndd的第一部分之间。第二开关电路swc3可连接在奇偶区rgp的输入-输出节点nd3与ecc电路400的奇偶节点ndp的第一部分之间。第二开关电路swc2可将混合区rgh的输入-输出节点nd2选择性地连接至ecc电路400的奇偶节点ndp的第二部分或ecc电路400的数据节点ndd的第二部分。

当电平控制信号lvcon指示相对高的片内集成ecc电平时，第二开关电路swc2可将混合区rgh的输入-输出节点nd2连接至ecc电路400的奇偶节点ndp的第二部分，以使得混合区rgh可存储一部分奇偶数据。相反地，当电平控制信号lvcon指示相对低的片内集成ecc电平时，第二开关电路swc2可将混合区rgh的输入-输出节点nd2连接至ecc电路400的数据节点ndd的第二部分，以使得混合区rgh可存储一部分写数据。

结果，当片内集成ecc电平设置得较高时，实际奇偶区与实际数据区的大小比率可增大至(nch+ncp)/ncd，并且当片内集成ecc电平设置得较低时，所述比率可减小至ncp/(ncd+nch)。

这样，使用参照图9来描述的存储器单元阵列或存储器区的可变构造，可实现不同的片内集成ecc电平。

图10示出了根据本发明构思的示例性实施例的图5中的半导体存储器装置的一部分。

作为示例，图10示出了第一分块阵列310、第二分块阵列320、关联的电路260a、260b、285a和285b(参照图5描述)、开关电路swc和ecc电路400。

参照图10，第一写数据md1存储在第一分块阵列310的第一子阵列sba11中，并且与第一写数据md1相对应的第一奇偶数据prt1存储在第二分块阵列320的第二子阵列sba22中。在这种情况下，如图10所示，可同时启用第一分块阵列310的字线wl11和第二分块阵列320的字线wl21。以相似的方式，第二写数据md2存储在第二分块阵列320的第一子阵列sba21中，并且与第二写数据md2相对应的第二奇偶数据prt2存储在第一分块阵列310的第二子阵列sba12中。在这种情况下，即使图10中未示出，但是可同时启用第一分块阵列310的一条字线和第二分块阵列320的一条字线。

这样，可将写数据存储在一个存储器分块中并且可将对应的奇偶数据存储在另一存储器分块中。在这种情况下，如将在下文参照图11、图12和图13来描述的，可通过对分块阵列的行进行划分来限定数据区和奇偶区。

图11、图12和图13示出了基于行来划分存储器区的示例，而图7、图8和图9示出了基于列来划分存储器区的示例。下文中，可省略对已参照图7、图8和图9描述的元件的重复描述。

图11和图12是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的固定构造的示图。

参照图11和图12，存储器区mrg1-mrg4中的每一个可包括其中存储有写数据的数据区和其中存储有奇偶数据的奇偶区。第一存储器区mrg1可包括第一数据区rgd1和第一奇偶区rgp1，第二存储器区mrg2可包括第二数据区rgd2和第二奇偶区rgp2，第三存储器区mrg3可包括第三数据区rgd3和第三奇偶区rgp3，并且第四存储器区mrg4可包括第四数据区rgd4和第四奇偶区rgp4。

即使图11和图12示出了具有数据区与奇偶区的大小的不同比率的第一存储器区对mrg1和mrg2以及第二存储器区对mrg3和mrg4，根据片内集成ecc电平的设置，存储器单元阵列也可包括具有不同大小比率的一个、三个或更多个存储器区对。

在本发明构思的示例性实施例中，如图11所示，相对于第一存储器区mrg1至第四存储器区mrg4，整体行大小nrt、整体列大小nct、数据区的列大小nct、以及奇偶区的列大小nct中的每一个是基本相同的，而数据区的行大小nrd1或nrd2与奇偶区的行大小nrp1或nrp2的比率是不同的。换句话说，每个存储器区的整体大小可相对于存储器区mrg1-mrg4是基本相同的，而数据区和奇偶区的行大小可相对于存储器区mrg1-mrg4是不同的。第一数据区rgd1和第二数据区rgd2与第一奇偶区rgp1和第二奇偶区rgp2的行大小比率nrp1/nrd1可小于第三数据区rgd3和第四数据区rgd4与第三奇偶区rgp3和第四奇偶区rgp4的行大小比率nrp2/nrd2。因此，可将较低的片内集成ecc电平分配给第一存储器区mrg1和第二存储器区mrg2，并且可将较高的片内集成ecc电平分配给第三存储器区mrg3和第四存储器区mrg4。

在本发明构思的示例性实施例中，如图12所示，相对于第一存储器区mrg1至第四存储器区mrg4，分块阵列的整体行大小nrt1和nrt2是不同的，整体列大小nct、数据区的列大小nct和行大小nrt、以及奇偶区的列大小nct中的每一个是基本相同的，而数据区的行大小nrd与奇偶区的行大小nrp1或nrp2的比率是不同的。换句话说，数据区的大小可相对于存储器区mrg1-mrg4是相同的，而整体行大小nrt1和nrt2可相对于存储器区mrg1-mrg4是不同的。第一数据区rgd1和第二数据区rgd2与第一奇偶区rgp1和第二奇偶区rgp2的行大小比率nrp1/nrd可小于第三数据区rgd3和第四数据区rgd4与第三奇偶区rgp3和第四奇偶区rgp4的行大小比率nrp2/nrd。因此，可将较低的片内集成ecc电平分配给第一存储器区mrg1和第二存储器区mrg2，并且可将较高的片内集成ecc电平分配给第三存储器区mrg3和第四存储器区mrg4。

这样，使用参照图11和图12来描述的存储器单元阵列或存储器区的固定构造，可实现不同的片内集成ecc电平。

图13是示出根据本发明构思的示例性实施例的用于实现多个片内集成ecc电平的存储器单元阵列的可变构造的示图。

参照图13，存储器区mrg1和mrg2可包括数据区rgd1和rgd2、混合区rgh1和rgh2以及奇偶区rgp1和rgp2。数据区rgd1和rgd2可用于存储写数据，并且奇偶区rgp1和rgp2可用于存储奇偶数据。混合区rgh1和rgh2可被构造为根据分配至存储器区mrg1和mrg2的片内集成ecc电平来选择性地存储写数据或奇偶数据。在本发明构思的示例性实施例中，存储器区mrg1和mrg2中的每一个可为分块阵列。

当存储器区mrg1和mrg2设置为相对高的片内集成ecc电平时，混合区rgh1和rgh2可被构造为存储奇偶数据。相反地，当存储器区mrg1和mrg2设置为相对低的片内集成ecc电平时，混合区rgh1和rgh2可被构造为存储写数据。

结果，当片内集成ecc电平设置为较高时，实际奇偶区与实际数据区的大小比率可增大至(nrh+nrp)/nrd，并且当片内集成ecc电平设置为较低时，所述比率可减小至nrp/(nrd+nrh)。

这样，使用参照图13来描述的存储器单元阵列或存储器区的可变构造，可实现不同的片内集成ecc电平。

图14是示出根据本发明构思的示例性实施例的包括在图5中的半导体存储器装置中的ecc电路的示图。

参照图14，ecc电路400可包括多路复用器405、ecc引擎420、缓冲器单元410以及数据校正器470。缓冲器单元410可包括第一缓冲器411至第四缓冲器414。

在半导体存储器装置200a的写操作中，多路复用器405响应于第一选择信号ss1将写数据wmd提供至ecc引擎420。在半导体存储器装置200a的读操作中，多路复用器405响应于第一选择信号ss1将读数据rmd从缓冲器412提供至ecc引擎420。

在写操作中，可响应于模式信号ms来启用缓冲器411和413，并且将写数据wmd和奇偶数据prt分别通过数据节点ndd和奇偶节点ndp提供至i/o门控电路290。在读操作中，可响应于模式信号ms来启用缓冲器412和414，缓冲器412可通过数据节点ndd将读数据rmd提供至多路复用器405和数据校正器470，并且缓冲器414可通过奇偶节点ndp将奇偶数据prt提供至ecc引擎420。

在写操作中，ecc引擎420可对写数据wmd执行ecc编码，以将奇偶数据prt提供至缓冲器413。在读操作中，ecc引擎420可基于来自缓冲器414的奇偶数据prt，对来自多路复用器405的读数据rmd执行ecc解码，以将综合数据sdr提供至数据校正器470。

数据校正器470基于来自ecc引擎420的综合数据sdr来校正读数据rmd中的错误位，以提供校正后的主数据c_md。

在图14中，在从图5中的控制逻辑电路210提供的第二控制信号ctl2中可包括第一选择信号ss1和模式信号ms。

图15是示出根据本发明构思的示例性实施例的包括在图14中的ecc电路中的ecc引擎的框图。

参照图15，ecc引擎420可包括奇偶校验产生器430、校验位产生器440和综合产生器450。

奇偶校验产生器430可使用异或(xor)门阵列基于写数据wmd来产生奇偶数据prt。如将在下文参照图16描述的，奇偶校验产生器430可包括作为整体来操作或单独地操作的多个子产生器。

校验位产生器440可基于读取的主数据rmd来产生校验位chb。校验位产生器440可包括作为整体来操作或单独地操作的多个子产生器。

综合产生器450可基于来自缓冲器414的校验位chb和奇偶数据prt来产生综合数据sdr。综合产生器450可包括多个子产生器。被激活的子产生器的数量是可根据分配的片内集成ecc电平可重构的(可调整或可改变的)。

图16是示出根据本发明构思的示例性实施例的包括在图15中的ecc引擎中的奇偶校验产生器的示图。

参照图16，奇偶校验产生器430可包括多个奇偶校验子产生器431-43r，其中r是大于二的自然数。

奇偶校验子产生器431-43r在第一引擎构造模式中可彼此连接并且作为整体来操作，或者在第二引擎构造模式中可彼此分离并且单独操作。

奇偶校验子产生器431-43r中的每一个可包括第一组xor模块4311-43r1中的对应的一个、解多路复用器4312-43r2中的对应的一个、开关4313-43r3中的对应的一个、以及第二组xor模块4314-43r4中的对应的一个。

第一组xor模块4311-43r1中的每一个可对构成主数据md(例如，写数据wmd)的子数据ud1-udr中的对应的一个执行xor操作，并且可产生第一部分奇偶数据prt11-prt1r中的对应的一个。开关4313-43r3中的每一个可连接在第一组xor模块4311-43r1中的对应的一个与第二组xor模块4314-43r4中的对应的一个之间，可响应于引擎构造选择信号ecss，在第一引擎构造模式中将子数据ud1-udr中的对应的一个提供至第二组xor模块4314-43r4中的对应的一个，并且可在第二构造模式中断开。第二组xor模块4314-43r4在第一引擎构造模式中可顺序地彼此连接。第二组xor模块4314-43r4中的每一个对子数据ud1-udr中的对应的一个执行xor操作，并且可顺序地产生第二部分奇偶数据prt21-prt2r中的对应的一个。

响应于引擎构造选择信号ecss，当分配相对高的片内集成ecc电平时，解多路复用器4312-43r2中的每一个可在第一引擎构造模式中将第一部分奇偶数据prt11-prt1r中的对应的一个提供至第一路径，并且当分配相对低的片内集成ecc电平时，可在第二引擎构造模式中将第一部分奇偶数据prt11-prt1r中的对应的一个提供至第二路径。在第一引擎构造模式中，奇偶校验子产生器431-43r可通过奇偶校验子产生器431-43r中的每一个的第一路径彼此顺序地连接。在第二引擎构造模式中，奇偶校验子产生器431-43r可为彼此分离的，并且可单独地提供第一部分奇偶数据prt11-prt1r。

引擎构造选择信号ecss可包括在从图5中的控制逻辑电路210提供的第二控制信号ctl2中。

图17是示出根据本发明构思的示例性实施例的包括在图14中的ecc电路中的数据校正器的示图。

参照图17，数据校正器470可包括综合解码器471、位变换器473和由多路复用器实现的选择电路475。

综合解码器471可解码所述综合数据sdr，以产生解码信号ds和第二选择信号ss2。解码信号ds可指示至少一个错误位的位置，并且第二选择信号ss2可具有根据所述至少一个错误位的数量的逻辑电平。位变换器473可响应于解码信号ds来变换所述至少一个错误位。选择电路475可响应于第二选择信号ss2来选择读数据rmd和位变换器473的输出中的一个，以提供校正的主数据c_md。

当基于综合数据sdr，读数据rmd中的所述至少一个错误位的数量超过ecc的错误校正能力时，综合解码器471可输出具有第一逻辑电平(例如，逻辑高电平)的第二选择信号ss2。选择电路475可响应于具有第一逻辑电平的第二选择信号ss2来提供读数据rmd以作为校正的主数据c_md。当基于综合数据sdr，读数据rmd中的所述至少一个错误位的数量在ecc的错误校正能力内时，综合解码器471可输出具有第一逻辑电平的解码信号ds，并且输出具有第二逻辑电平(例如，逻辑低电平)的第二选择信号ss2。位变换器473可响应于具有第一逻辑电平的解码信号ds来变换所述至少一个错误位。选择电路475可响应于具有第二逻辑电平的第二选择信号ss2来提供位变换器473的输出以作为校正的主数据c_md。

图18和图19是示出根据本发明构思的示例性实施例的控制片内集成ecc的方法的流程图。

参照图18，在半导体存储器装置的存储器单元阵列中形成多个存储器区，从而所述多个存储器区具有分别与多个片内集成ecc电平相对应的构造(s310)。在这种情况下，半导体存储器装置可具有上述实现所述多个片内集成ecc电平的固定构造。将关于所述多个存储器区的构造的信息从半导体存储器装置提供至存储器控制器(s320)。存储器控制器根据写数据的重要程度来在所述多个片内集成ecc电平中确定与写数据相对应的片内集成ecc电平(s330)，并且基于与写数据相对应的片内集成ecc电平来确定写数据的写地址(s340)。

参照图19，将关于包括在半导体存储器装置的存储器单元阵列中的多个存储器区的构造的信息从半导体存储器装置提供至存储器控制器(s410)。在这种情况下，半导体存储器装置可具有上述实现多个片内集成ecc电平的可变构造。半导体存储器装置在所述多个存储器区中的每一个中设置数据区和奇偶区，其中写数据存储在所述数据区中，并且与写数据相对应的奇偶数据存储在所述奇偶区中(s420)。存储器控制器根据写数据的重要程度来在所述多个片内集成ecc电平中确定与写数据相对应的片内集成ecc电平(s430)，并且基于与写数据相对应的片内集成ecc电平来确定写数据的写地址(s440)。

图20a和图20b是示出根据本发明构思的示例性实施例的堆叠的存储器装置的示图。

参照图20，半导体存储器装置900包括第一半导体集成电路层la1至第k半导体集成电路层lak，其中假设最下面的第一半导体集成电路层la1为接口或控制芯片，并且假设其它半导体集成电路层la2至lak为包括核心存储器芯片的从芯片。所述从芯片可形成多个存储器区块。

第一半导体集成电路层la1至第k半导体集成电路层lak可通过衬底通孔tsv(例如，硅通孔)在层之间发送和接收信号。最下面的第一半导体集成电路层la1可通过形成在外表面上的导电结构与外部存储器控制器通信。

第一半导体集成电路层910至第k半导体集成电路层920中的每一个可包括存储器区921和用于驱动存储器区921的外围电路922。例如，外围电路922可包括用于驱动存储器的字线的行驱动器、用于驱动存储器的位线的列驱动器、用于控制数据的输入-输出的数据输入-输出电路、用于从外部源接收命令和缓冲所述命令的命令缓冲器、以及用于从外部源接收地址和缓冲所述地址的地址缓冲器。

第一半导体集成电路层910还可包括控制电路。控制电路可基于来自存储器控制器的命令和地址信号来控制对存储器区921的访问，并且可产生用于访问存储器区921的控制信号。

根据本发明构思的示例性实施例，半导体集成电路层la2至lak中的与从层相对应的至少一个可包括被构造为执行片内集成ecc的ecc电路922。

图20b示出了高带宽存储器(hbm)组织。参照图20b，hbm1100可被构造为具有多个dram半导体晶片1120、1130、1140和1150的堆叠件。堆叠结构的hbm可由被称为通道的多个独立接口来优化。根据hbm标准，各个dram堆叠件可支持至多8个通道。图20b显示了包含4个dram半导体晶片1120、1130、1140和1150并且各个dram半导体晶片支持两个通道channel0和channel1的示例堆叠件。

每个通道提供到独立的一组dram分块的访问。来自一个通道的请求可不访问附至不同通道的数据。通道独立地计时，并且不需要同步。hbm1100还可包括布置在堆叠件结构的底部的接口晶片1110或者逻辑晶片，以提供信号路由或其它功能。dram半导体晶片1120、1130、1140和1150的一些功能可在接口晶片1110中实现。

根据本发明构思的示例性实施例，dram半导体晶片1120、1130、1140和1150中的至少一个可包括被构造为执行片内集成ecc的ecc电路。

图21是示出根据本发明构思的示例性实施例的移动系统的框图。

参照图21，移动系统1200包括应用处理器1210、连接电路1220、易失性存储器装置(vm)1230、非易失性存储器装置(nvm)1240、用户接口1250和电源1260。

应用处理器1210可执行存储在计算机可读介质(例如，存储器装置)中的计算机指令，所述计算机指令包括诸如网络浏览器、游戏应用、视频播放器等的应用。连接电路1220可执行与外部装置的有线或无线通信。易失性存储器装置1230可存储由应用处理器1210处理的数据，或者可作为工作存储器来操作。例如，易失性存储器装置1230可为动态随机存取存储器，诸如双数据率同步动态随机存取存储器(ddrsdram)、低功率双数据率同步动态随机存取存储器(lpddrsdram)、图形双数据率同步动态随机存取存储器(gddrsdram)、rambus动态随机存取存储器(rdram)等。非易失性存储器装置1240可存储用于引导移动系统1200的引导(boot)图像。用户接口1250可包括诸如键区、触摸屏等的至少一个输入装置和诸如扬声器、显示装置等的至少一个输出装置。电源1260可将电源电压供应至移动系统1200。在本发明构思的示例性实施例中，移动系统1200还可包括相机图像处理器(cis)和/或储存装置，诸如存储卡、固态驱动器(ssd)、硬盘驱动器(hdd)、cd-rom等。

易失性存储器装置1230和/或非易失性存储器装置1240可包括ecc电路1231和1241，以执行根据本发明构思的示例性实施例的片内集成ecc，如参照图1至图19所描述的。应用处理器1210可包括ecc分配器alc1211，以基于写数据的重要程度来确定与写数据相对应的片内集成ecc电平。

本发明构思可应用于存储器装置和包括存储器装置的系统。例如，本发明构思可应用于诸如移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、摄像机、个人计算机(pc)、服务器计算机、工作站、笔记本计算机、数字tv、机顶盒、便携式游戏机、导航系统等的系统。

通过根据写数据的重要程度来施加不同的片内集成ecc电平，根据本发明构思的示例性实施例的半导体存储器装置、存储器系统和控制片内集成ecc的方法可减小半导体存储器装置的大小，并且提高片内集成ecc的效率。

尽管已经参照本发明构思的示例性实施例来显示和描述了本发明构思，但是对本领域普通技术人员显而易见的是，在不实质脱离由以下的权利要求书阐述的本发明构思的精神和范围的情况下，可在形式和细节上对其进行各种修改。