1.一种写操作电路，应用于半导体存储器，其特征在于，包括：
数据判断模块，用于根据所述半导体存储器的前次输入数据和当前输入数据中数据变化的位数，确定是否翻转所述当前输入数据，以生成翻转标识数据和中间数据；
数据缓冲模块，连接于所述数据判断模块，用于根据使能信号和所述中间数据确定全局总线的初始态；
数据接收模块，连接于存储块，所述数据接收模块接收所述全局总线上的全局总线数据，并通过所述翻转标识信号线接收所述翻转标识数据，用于根据所述翻转标识数据，对所述全局总线数据进行解码，并将解码后的数据写入所述半导体存起的存储块，所述解码包括确定是否翻转所述全局总线数据。
2.根据权利要求1所述的写操作电路，其特征在于，所述数据判断模块用于根据所述当前输入数据与所述前次输入数据之间的变化，确定变化标记数据；所述数据判断模块还用于输入预设值，并根据所述变化标记数据以及所述预设值，输出所述翻转标识数据和所述中间数据。
3.根据权利要求2所述的写操作电路，其特征在于，所述数据判断模块包括；
数据比较单元，用于根据所述当前输入数据与所述前次输入数据中数据变化的位数，输出所述变化标记数据；
数据判断单元，所述数据判断单元的输入端连接于所述数据比较单元的输出端，以接收所述变化标记数据，所述数据判断单元的输出端与所述翻转标识信号线连接，所述数据判断单元用于输入所述预设值，并根据所述变化标记数据与所述预设值，输出所述翻转标识数据；
数据选择器，所述数据选择器的输入端通过所述翻转标识信号线接收所述翻转标识数据，所述数据选择器用于根据所述翻转标识数据和所述当前输入数据生成所述中间数据。
4.根据权利要求3所述的写操作电路，其特征在于，所述数据比较单元包括；
锁存器，用于锁存所述前次输入数据的状态，以及所述前次输入数据对应的前次时钟信号；
状态比较器，连接于所述锁存器，用于根据所述当前输入数据的状态与所述前次输入数据的状态是否变化，输出所述变化标记数据。
5.根据权利要求2所述的写操作电路，其特征在于，所述变化标记数据和所述中间数据均被划分为m组，所述翻转标识数据为m位，m位翻转标识数据与m组变化标记数据一一对应，并且m位翻转标识数据与m组中间数据一一对应，其中，m为大于1的整数。
6.根据权利要求3所述的写操作电路，其特征在于，所述数据选择器包括m个数据选择单元，所述数据选择单元包括：
第二反相器，所述第二反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；
第三反相器，所述第三反相器的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述当前输入数据；
第一传输门，所述第一传输门的输入端连接于所述第三反相器的输出端，所述第一传输门的输出端连接于所述数据缓冲模块，用于向所述数据缓冲模块输出所述中间数据，所述第一传输门的反控制端连接于所述第二反相器的输出端，所述第一传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；
第二传输门，所述第二传输门的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述当前输入数据，所述第二传输门的输出端连接于所述数据缓冲模块，用于向所述数据缓冲模块输出所述中间数据，所述第二传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第二传输门的正控制端连接于所述第二反相器的输出端。
7.根据权利要求1所述的写操作电路，其特征在于，所述全局总线数据为m组，m位翻转标识数据与m组全局总线数据一一对应，所述数据接收模块包括m个数据接收单元，所述数据接收单元连接于所述存储块，所述数据接收单元用于根据一位翻转标识数据，对对应组的全局总线数据进行所述解码。
8.根据权利要求7所述的写操作电路，其特征在于，所述数据接收单元包括：
第四反相器，所述第四反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；
第五反相器，所述第五反相器的输入端通过所述全局总线接收所述全局总线数据；
第三传输门，所述第三传输门的输入端连接于所述第五反相器的输出端，所述第三传输门的输出端与所述存储块连接，用于向所述存储块输出解码后的数据，所述第三传输门的反控制端连接于所述第四反相器的输出端，所述第三传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；
第四传输门，所述第四传输门的输入端通过所述全局总线接收所述全局总线数据，所述第四传输门的输出端与所述存储块连接，用于向所述存储块输出解码后的数据，所述第四传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第四传输门的正控制端连接于所述第四反相器的输出端。
9.根据权利要求1至8任一项所述的写操作电路，其特征在于，所述数据缓冲模块包括；
多个逻辑与非门，所述逻辑与非门的两个输入端分别接收所述使能信号和所述当前输入数据；
多个第五反相器，所述第五反相器的输入端接收所述使能信号；
多个逻辑或非门，所述逻辑或非门的两个输入端分别接收所述当前输入数据和连接于所述第五反相器；
多个pmos晶体管，所述pmos晶体管的栅极连接于所述逻辑与非门的输出端，所述pmos晶体管的漏极连接于所述全局总线；
多个nmos晶体管，所述nmos晶体管的栅极连接于所述逻辑或非门的输出端，所述nmos晶体管的漏极连接于所述全局总线以及所述nmos晶体管的漏极。
10.一种半导体存储器，其特征在于，包括权利要求1至9任一项所述的写操作电路。