提供坏列修复的存储器设备和操作其的方法与流程

本发明涉及非易失性存储器，且特别是涉及提供坏列修复的存储器设备和操作其的方法。
背景技术：
：用于在移动设备和消费电子设备中的数据存储的非易失性存储器被广泛地采用。实际上，在单独的单元、一组单元、位线的一部分或甚至整个位线中的各种缺陷存在于非易失性存储器中，且因此受影响的部分不能可靠地被使用。包含这样的缺陷的列被称为坏列。在相关领域中，冗余列在子平面基础上被合并以代替在存储器中的坏列，这样的方法需要额外的电路面积，且由于冗余列只对指定子平面变得可用而是低效的。因此，提供具有基于全平面的坏列修复的存储器设备和控制其的方法是合乎需要的，其增强电路面积效率，同时管理坏列以提供可靠的存储器操作。技术实现要素：在一个实施例中，公开了操作存储器设备的方法。所述存储器设备包括存储器阵列、第一缓冲器、第二缓冲器、修复逻辑电路和内部存储器。该方法包括：所述修复逻辑电路从所述内部存储器接收坏列表，所述坏列表包含在所述存储器阵列中的坏列的信息；所述第一缓冲器接收第一数据；所述修复逻辑电路从所述第一缓冲器接收所述第一数据；以及所述修复逻辑电路根据所述坏列表将所述第一数据映射到第二数据上。在另一实施例中，提供了包括第一缓冲器、第二缓冲器、存储器阵列、内部存储器和修复逻辑电路的存储器设备。所述第一缓冲器用于接收第一数据。所述第二缓冲器用于接收第二数据。所述存储器阵列被耦合到所述第一缓冲器和所述第二缓冲器中的一者，以及包括存储器单元的阵列。所述内部存储器用于存储包含所述存储器阵列的坏列的信息的坏列表。所述修复逻辑电路被耦合到所述内部存储器和在所述第一缓冲器和所述第二缓冲器之间，并用于从所述第一缓冲器接收所述第一数据，根据所述坏列表将所述第一数据映射到第二数据上，并将所述第二数据发送给所述第二缓冲器。在又一实施例中，提供了包括第一缓冲器、存储器阵列、内部存储器和修复逻辑电路的存储器设备。所述第一缓冲器用于接收第一数据。所述存储器阵列包括存储器单元的阵列。所述内部存储器用于存储包含所述存储器阵列的坏列的信息的坏列表。所述修复逻辑电路被耦合到所述内部存储器和在所述第一缓冲器和所述存储器阵列之间，并用于从所述第一缓冲器接收所述第一数据，根据所述坏列表将所述第一数据映射到第二数据上，并将所述第二数据发送给所述存储器阵列。在阅读了在各种附图和绘图中示出的优选实施例的下面的详细描述之后，本发明的这些和其它目的无疑对本领域中的普通技术人员将变得显而易见。附图说明被合并在本文中并形成说明书的一部分的附图示出本公开内容的实施例，且连同描述一起进一步用于解释本公开内容的原理，并使相关领域中的技术人员能够制造并使用本公开内容。图1是根据本发明的实施例的存储器设备的方块图。图2是包含坏列的在图1中的存储器设备的示例性存储器阵列。图3示出采用在图1中的存储器设备的示例性读操作。图4是在存储器设备1中的修复逻辑电路的方块图。图5是控制在图4中的修复逻辑电路的方法的流程图。图6是根据本发明的另一实施例的存储器设备的方块图。图7是根据本发明的又一实施例的存储器设备的方块图。图8是控制在图1、6或7中的存储器设备的方法的流程图。具体实施方式图1是根据本发明的实施例的存储器设备1的方块图。存储器设备1可在全平面基础上管理坏列，读取来自存储器阵列的数据并从其移除无效数据，从而减小由在常规方法中使用的冗余列占据的电路面积，同时确保存储器设备1的正确操作。存储器设备可以是nand或nor闪存设备。存储器设备1可包括存储器阵列10、第一缓冲器11、修复逻辑电路12、第二缓冲器13、输入/输出(i/o)接口14、控制器16和内部存储器18。控制器16被耦合到存储器阵列10，并可控制其操作。存储器阵列10被耦合到第一缓冲器11。修复逻辑电路12被耦合到内部存储器18，并被耦合在第一缓冲器11和第二缓冲器13之间。第二缓冲器13被耦合到i/o接口14。i/o接口14可通过接口连接在存储器设备1和主机设备之间，接收读命令并响应于其而发送从存储器阵列10取出的用户数据。存储器阵列10包含布置到列和行内的多个非易失性存储器单元，并可包含包括有缺陷的存储器单元和/或位线的一个或多个坏列。图2示出具有坏列1080到108p、1090到109q的存储器阵列10的实施例，p和q是正整数(例如，p可以是4以及q可以是3)。在存储器阵列10中，存储器单元可被组织到平面100、102、块1000到100n、1020到102n和页面1040到104m、1060到106m内，n和m是正整数(例如，n可以是4096以及m可以是32)。坏列的数量可因平面而不同。跨越页面的坏列的分布可能对每个平面是唯一的(例如，跨越页面1040到104m的坏列1080到108p的分布对平面100是唯一的)。坏列1080到108p、1090到109q可具有2个字节的长度或其倍数。坏列1080到108p、1090到109q中的每一者可包含无效数据00、ff或其它数据模式。返回到图1，内部存储器18可以是只读存储器(rom)或存储器阵列10的头部或备用部分，并可包含坏列表180。信息(诸如在每个平面中的坏列的列地址)可被识别并在工厂测试期间被记录在坏列表180中，从而在读操作期间在图上标出来自坏列的无效数据。可以按升序或降序记录列地址。可根据在每个平面中的坏列的最大预期数量来选择坏列表180的尺寸。在一些实施例中，坏列表180可以保持针对20个坏列的列地址的多达40个字节，每个坏列具有在长度上2个字节的列地址。在读操作中，控制器16可处理存储器阵列10以将第一数据输出给第一缓冲器11。第一缓冲器11可具有匹配坏列的最大预期数量(例如，40字节)的深度。修复逻辑电路12可从内部存储器18接收坏列表180，从第一缓冲器11接收第一数据，根据坏列表180将第一数据映射到第二数据上，并将第二数据发送给第二缓冲器13。第二缓冲器13可经由i/o接口14将第二数据发送给主机设备。修复逻辑电路12可对第一数据执行数据映射以在预取时段期间生成第二数据。数据映射可涉及取回在读命令中携带的逻辑地址，根据坏列表180将逻辑地址映射到存储器阵列10的物理地址上，并不从第一数据选择不匹配物理地址的数据，以便生成只包括有效数据的第二数据。预取时段被定义为从接收到读命令到产生用于传输的数据的时段，且可以是例如300ns。存储器设备1采用第一缓冲器11、修复逻辑电路12和第二缓冲器13以管理坏列并在读操作期间增强电路性能。图3描绘了采用存储器设备1的示例性读操作。第一缓冲器11接收包括在字节b1和b2之间的2段无效数据b和位于字节b9和b10之间的2段无效数据b的第一数据流。修复逻辑电路12根据在坏列表180中的坏列地址来识别无效数据b的位置，从第一数据流移除4段无效数据b以生成第二数据流，并将第二数据流输出给第二缓冲器13，从而处理从存储器阵列10的坏列读取的数据。在读操作中，第一缓冲器11可根据第一时钟以第一速度从存储器阵列10接收第一数据。修复逻辑电路12可在存在坏列的基础上调整接收第一数据的速度，从而以固定速度输送第二数据而不考虑第一数据是否与好列相关。当坏列表180指示第一数据与在存储器阵列10中的坏列相关时，修复逻辑电路12可根据第二时钟以超过第一速度的速度(例如，第一速度的两倍)从第一缓冲器11接收第一数据；而当坏列表180指示第一数据不与在存储器阵列10中的坏列相关时，修复逻辑电路12可根据第一时钟以第一速度从第一缓冲器11接收第一数据。以这种方式，修复逻辑电路12可确保第二数据根据第一时钟以第一速度被发送给第二缓冲器13，即使第一数据的一部分(例如，第一数据的一半)从坏列被读取并从第一数据移除。第二缓冲器13可根据第三时钟以第一速度的四倍将第二数据发送给i/o接口14，且i/o接口14又可将第二数据输送到主机设备，完成读操作。图4是在存储器设备1中的修复逻辑电路12的方块图，修复逻辑电路12包括地址转换器120和被耦合到其的数据选择器122。地址转换器120被耦合到内部存储器18，且数据选择器122被耦合在第一缓冲器11和第二缓冲器13之间。地址转换器120可在存储器操作之前从内部存储器18获取坏列表180，接收在读命令中携带的逻辑地址，以及比较逻辑地址与坏列地址以生成用于指示是否选择或不选择一段第一数据的选择信号m0<1:0>到m3<1:0>。在图5中详述地址转换器120的操作。数据选择器122可包括4选1复用器1220到1223，其中4选1复用器1220到1223的输入端子被耦合到第一缓冲器11，4选1复用器1220到1223的输出端子被耦合到第二缓冲器13，以及4选1复用器1220到1223的选择端子被耦合到地址转换器120。4选1复用器1220到1223的输入端子可从第一缓冲器11接收由输入位置指针l0到l3寻址的第一数据的相应部分，4选1复用器1220到1223的选择端子可接收指示4选1复用器1220到1223的输入端子中的哪些要被选择的相应的选择信号m0<1:0>到m3<1:0>，以及4选1复用器1220到1223的输出端子可将由输出位置指针p0到p3寻址的第二数据的相应部分输出到第二缓冲器13。输入位置指针l0到l3和输出位置指针p0到p3中的每一者可指向一段2字节数据，并可由地址转换器120管理。4选1复用器1220到1223可取回由输入位置指针l0到l3寻址的8字节数据。在一些实施例中，选择信号m0<1:0>到m3<1:0>可选择4段2字节数据以分别产生根据输出位置指针p0到p3要发送的4段2字节数据。在其它实施例中，选择信号m0<1:0>到m3<1:0>可选择4段2字节数据的一部分并不选择4段2字节数据的剩余部分，以便产生根据输出位置指针p0到p3的相应部分要发送的少于8字节数据。例如，如果相应于输入位置指针l2和l3的2段数据被识别为从坏列读取的无效数据，则选择信号m0<1:0>到m3<1:0>可选择相应于输入位置指针l0和l1的2段数据并不选择相应于输入位置指针l2和l3的2段数据，以便产生相应于输出位置指针p0和p1要发送的2段数据。表1示出在数据映射之前的输入位置指针的4种情况，表2示出在数据映射之后的输入位置指针的4种相应情况，其中ln、nln和nnln分别表示指向在当前时钟周期、下一时钟周期和离当前时钟周期的2个时钟周期中的数据的输入位置指针，n是范围在0和3之间的整数，以及所引用的字母数字表示指向无效数据段的输入位置指针。数据映射可由地址转换器120执行以将在表1中的输入位置指针转换成在表2中的输入位置指针。输入位置指针指的是分别由4选1复用器1220到1223要接收的4个数据段。表1情况1“l2”l3nl0nl1情况2“l2”“l3”nl0nl1情况3“l2”“l3”“nl0”nl1情况4“l2”“l3”“nl0”“nl1”表2情况1l3nl0nl1nl2情况2nl0nl1nl2nl3情况3nl1nl2nl3nnl0情况4nl2nl3nnl0nnl1在情况1中，最初在表1中，输入位置指针l2指向无效数据段，以及输入位置指针l3、nl0、nl1指向有效数据段。在表2中，地址转换器120可使用坏列表180来识别无效数据段，丢弃输入位置指针l2并将输入位置指针l3、nl0、nl1和随后的输入位置指针nl2带向前。在表1的情况2中，输入位置指针l2、l3指向无效数据段，以及输入位置指针nl0、nl1指向有效数据段。在表2中，地址转换器120可丢掉输入位置指针l2、l3并将输入位置指针nl0、nl1和随后的输入位置指针nl2、nl3带向前。在表1的情况3中，输入位置指针l2、l3、nl0指向无效数据段，以及输入位置指针nl1指向有效数据段。在表2中，地址转换器120可移除输入位置指针l2、l3、nl0并向前移动输入位置指针nl1和随后的输入位置指针nl2、nl3、nnl0。在表1的情况4中，输入位置指针l2、l3、nl0、nl1都指向无效数据段。在表2中，地址转换器120可移除输入位置指针l2、l3、nl0、nl1并向前移动随后的输入位置指针nl2、nl3、nnl0、nnl1。以这种方式，地址转换器120可控制4选1复用器1220到1223的输入位置指针。图5是控制在图4中的修复逻辑电路12的方法5的流程图。方法5包括步骤s500到s510。步骤s500到s504、s508用于根据坏列地址将逻辑地址转换成存储器阵列10的物理地址，以便为4选1复用器1220到1223生成选择信号m0<1:0>到m3<1:0>。步骤s506到s510用于根据选择信号m0<1:0>到m3<1:0>来选择或不选择来自第一数据的数据段，以便生成第二数据。任何合理的技术变化或步骤调整在本公开内容的范围内。步骤s500到s510提供如下：步骤s500：地址转换器120比较逻辑地址与在坏列表180中的坏列地址；步骤s502：地址转换器120确定坏列表180是否包含在逻辑地址前面或等于逻辑地址的至少一个坏列地址？如果是，转到步骤s504，以及如果否，转到步骤s508；步骤s504：地址转换器120根据逻辑地址和至少一个坏列地址的数量来确定物理地址；步骤s506：数据选择器122不选择不与物理地址相关的数据，并选择与物理地址相关的数据，以便生成第二数据。步骤s508：地址转换器120采用逻辑地址作为存储器阵列10的物理地址；步骤s510：数据选择器122选择与物理地址相关的数据，以生成第二数据。当启动时，存储器设备1接收用于携带要读取的数据的逻辑地址的读命令。地址转换器120获取逻辑地址和坏列表180，并比较逻辑地址与在坏列表180中的坏列地址(s500)，以便确定坏列表180是否包含在逻辑地址前面或等于逻辑地址的至少一个坏列地址(s502)。如果是，则数据应由于坏列而从不同于逻辑地址的物理地址被读取，且地址转换器120根据逻辑地址和至少一个坏列地址的数量来确定物理地址(s504)。在一些实施例中，地址转换器120对于在逻辑地址前面或等于逻辑地址的每个坏列地址将逻辑地址推回2个字节以导出物理地址。例如，如果有在逻辑地址前面或等于逻辑地址的3个坏列地址，则地址转换器120使逻辑地址递增6个字节以导出物理地址。在一些实施例中，地址转换器120生成选择信号m0<1:0>到m3<1:0>以选择匹配物理地址的数据并不选择不匹配物理地址的数据。接着，数据选择器122根据选择信号m0<1:0>到m3<1:0>而不选择不与物理地址相关的数据并根据选择信号m0<1:0>到m3<1:0>来选择与物理地址相关的数据，以便生成第二数据(s506)。如果坏列表180不包含在逻辑地址前面或等于逻辑地址的坏列地址，则数据应从逻辑地址被读取，且地址转换器120采用逻辑地址作为存储器阵列10的物理地址(s508)。地址转换器120生成选择信号m0<1:0>到m3<1:0>以选择匹配物理地址的数据，以及数据选择器122根据选择信号m0<1:0>到m3<1:0>来选择与物理地址相关的数据，以便生成第二数据(s510)。图6是根据本发明的实施例的存储器设备6的方块图。存储器设备6类似于存储器设备1，除了数据可通过跳过坏列并接着将数据写回到存储器设备6来被写到存储器设备6以外。存储器设备6可重新使用存储器设备1的第一缓冲器11、修复逻辑电路12和第三缓冲器13以执行写操作。i/o接口14被耦合到第一缓冲器11，以及第二缓冲器13被耦合到存储器阵列10。写操作的数据流是读操作的数据流的相反顺序。i/o接口14可接收用于携带第一数据和逻辑地址的写命令，第一数据将被写到该逻辑地址。对存储器阵列10、i/o接口14、控制器16和内部存储器18的操作的解释与在存储器设备1中的那些相同，且将为了简洁起见而被省略。将如下详述在写操作中对第一缓冲器11、修复逻辑电路12和第三缓冲器13的操作的解释。在写操作中，第一缓冲器11可从i/o接口14接收第一数据。修复逻辑电路12可从内部存储器18接收坏列表180，从第一缓冲器11接收第一数据，根据坏列表180将第一数据映射到第二数据上，并将第二数据发送给第二缓冲器13。第二缓冲器13可将第二数据发送给存储器阵列10用于写入。修复逻辑电路12可通过从写命令取回逻辑地址来执行数据映射，根据坏列表180将逻辑地址映射到存储器阵列10的物理地址上，并根据坏列的位置将无效数据插到第一数据内，以便生成第二数据。特别地，在写操作中，第一缓冲器11可根据第三时钟以第三速度从i/o接口14接收第一数据。修复逻辑电路12可根据第一时钟以等于第三速度的四分之一的第一速度从第一缓冲器11接收第一数据，将第一数据转换成第二数据，并在存在坏列的基础上调整将第二数据发送给第二缓冲器13的速度，从而以固定速度写第一数据，而不考虑第一数据是否与好列相关。当坏列表180指示第一数据与坏列相关时，修复逻辑电路12可将第一数据转换成第二数据，并以超过第一速度的速度(例如，第一速度的两倍)将第二数据发送给第二缓冲器13；而当坏列表180指示第一数据不与在存储器阵列10中的坏列相关时，修复逻辑电路12可根据第一时钟以第一速度将第一数据作为第二数据转发给第二缓冲器13。以这种方式，将第一数据写到存储器阵列10内的速度可以大于或等于第一速度，即使第一数据的一部分(例如，第一数据的一半)与坏列相关。在以第一速度的两倍写第一数据的情况下，存储器设备6可以在第一数据的一半是坏列的情况下将第一数据写到存储器空间内而没有数据损失。第二缓冲器13可根据第一时钟以第一速度将第二数据发送给存储器阵列10，从而完成写操作。存储器设备6采用第一缓冲器11、修复逻辑电路12和第二缓冲器13以管理坏列并在写操作期间增强电路性能。图7是根据本发明的又一实施例的存储器设备7的方块图。存储器设备7可管理存储器阵列10的坏列，并通过跳过坏列来将数据写到存储器设备7，且类似于存储器设备6，除了第二缓冲器13被省略以外。修复逻辑电路12被耦合到存储器阵列10，并可对第一数据执行数据映射以根据第一时钟以第一速度生成第二数据。存储器阵列10又可以以第一速度写第二数据。存储器设备7采用第一缓冲器11和修复逻辑电路12以管理坏列并在写操作期间增强电路性能。图8是控制存储器设备1、6或7的方法8的流程图。方法8包括用于将第一数据映射到第二数据上的步骤s800到s808，以便从具有坏列的存储器设备1、6或7读或写到具有坏列的存储器设备1、6或7。任何合理的技术变化或步骤调整在本公开内容的范围内。将步骤s800到s808提供如下：步骤s800：修复逻辑电路12从内部存储器18接收坏列表180；步骤s802：第一缓冲器11接收第一数据；步骤s804：修复逻辑电路12从第一缓冲器11接收第一数据；步骤s806：修复逻辑电路12根据坏列表180将第一数据映射到第二数据上；步骤s808：修复逻辑电路12发送第二数据。步骤s800到s808在前面的段落中被详细解释，且对其的解释为了简洁起见被省略。方法8可由存储器设备1、6或7采用以管理坏列并实现有效的存储器操作。存储器设备1、6和7和方法5和8采用第一缓冲器11、修复逻辑电路12和第二缓冲器13以管理坏列而没有冗余列的使用，其增强电路面积效率，同时提供可靠的存储器操作。本领域技术人员将容易观察到，可做出对设备和方法的很多修改和改变，同时保持本发明的教导。因此，上面的公开内容应被解释为仅由所附权利要求的范围和界限来限定。当前第1页12