一种并行冗余修正电路的制作方法

本发明涉及半导体制造领域，特别是涉及一种并行冗余修正电路。

背景技术：

一次性可编程存储器(otp)写入数据时，可能会由于各种原因导致极少量的写入失败或错误。常规对策是采用冗余方法对这些数据进行修正，具体方式有多种。比如，在对存储器进行位写操作时，同时写入2个或以上bit，让它们相互之间互为冗余，但这种方式需消耗更多的面积和功耗。另一种比较常用的方法是在otp的容量外，增加一定比例用于修正的冗余字，把需要修正的位和数据映射到这些对应的冗余修正字中。在正常读取数据时，通过设置在冗余修正字中的修正位和修正值替代读出数据中的错误位和错误值来达到修正目的。因此，冗余修正电路的优化成为一种提高otp模块性能指标的方法，比如，功耗、延时和可靠性等等。

在常规的冗余修正操作中，需要将输入地址和预设的冗余修正地址进行比较，确认该输入地址是否需要进行修正。在确认需要修正后，再用冗余修正值替换输入值，完成对该输入地址的数据的修改。如果otp内预设的冗余修正位数越多，每个输入地址需要越多的时间完成与所有冗余修正位地址的比较以及输入值的修正，而且所需要的面积越大，功耗也更大。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种并行冗余修正电路，用于解决现有技术中传统的串行冗余修正模式所带来的修正耗时以及电路结构复杂且版图占用面积大以及功耗大的问题。

为实现上述目的及其他相关目的，本发明提供一种并行冗余修正电路，该并行冗余修正电路至少包括：

冗余修正标识产生模块，用于将输入的字地址和预设的冗余修正位所在的字地址比较，判断二者是否匹配；

由修正位控制阵列和修正值阵列一一对应组合而成的修正阵列模块；所述修正位控制阵列受控于所述冗余修正标识，并将修正位地址进行解码后按照所述修正位地址的解码顺序一一并联而产生；所述修正值阵列由每个冗余修正字中所存储的修正值产生且平行于所述修正位控制阵列；

修正模块，用于将读入的每个字数据按位同步输入到所述修正位控制阵列中，并用每个修正位上的修正值替换读入数据在该修正位上的实际值。

优选地，所述冗余修正标识产生模块用于将输入的字地址和预设的冗余修正位所在的字地址比较，若二者匹配，则所述冗余修正标识产生模块输出一个冗余修正标识置“1”，表示该输入地址存储的数据需要修正；若二者不匹配，则冗余修正标志置“0”，表示该输入地址的数据无需修正。

优选地，所述冗余修正标识产生模块根据输入的字地址和预设的冗余修正位所在的字地址比较，输出多个冗余修正标识。

优选地，所述冗余修正标识产生模块由异或非门和与门组成。

优选地，所述冗余修正字存储的信息为efuse阵列中某特定地址上的正确数据值。

优选地，所述冗余修正字第一位定义为修正值，其余位用来定义该修正值在efuse阵列中所在的地址。

优选地，所述修正模块用于将读入的每个字数据。

优选地，所述修正阵列模块由受所述冗余修正标识控制的修正位地址解码模块所对应的位线并联构成，并且每一条位线都伴随一条对应的修正值线。

优选地，所述修正模块包括修正位控制和2选1复用电路。

如上所述，本发明的并行冗余修正电路，具有以下有益效果：本发明采用并行处理方式代替传统的根据冗余位进行逐一修正的串行修正方式，减少修正过程中所需时间，相应降低了所需功耗；采用并行处理方式也简化电路和版图设计，缩减了版图面积，对于需要冗余修正数据位多的大容量otp应用，效果明显。

附图说明

图1显示为本发明的并行冗余修正电路的示意图；

图2显示为本发明的冗余修正标识产生模块的示意图；

图3显示为本发明的修正阵列模块的示意图；

图4显示为本发明的修正模块的示意图；

图5显示为本发明的冗余修正字的结构示意图；

图6显示为现有技术中的串行冗余修正模式流程图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种并行冗余修正电路，如图1所示，图1显示为本发明的并行冗余修正电路的示意图。该并行冗余修正电路至少包括：冗余修正标识产生模块(即图1中的“冗余修正标志产生模块”)，该冗余修正标识产生模块用于将输入的字地址和预设的冗余修正位所在的字地址比较，判断二者是否匹配；本发明进一步地，所述冗余修正标识产生模块根据输入的字地址和预设的冗余修正位所在的字地址比较，输出多个冗余修正标识。本发明再进一步地，所述冗余修正标识产生模块用于将输入的字地址和预设的冗余修正位所在的字地址比较，若二者匹配，则所述冗余修正标识产生模块输出一个冗余修正标识置“1”，表示该输入地址存储的数据需要修正；若二者不匹配，则冗余修正标志置“0”，表示该输入地址的数据无需修正。

如图2所示，图2显示为本发明的冗余修正标识产生模块的示意图；本发明进一步地，所述冗余修正标识产生模块由异或非门和与门组成。

本发明的所述并行冗余修正电路还包括：由修正位控制阵列和修正值阵列一一对应组合而成的修正阵列模块；如图3所示，图3显示为本发明的修正阵列模块的示意图，所述修正位控制阵列受控于所述冗余修正标识，并将修正位地址进行解码后按照所述修正位地址的解码顺序一一并联而产生；所述修正值阵列由每个冗余修正字中所存储的修正值产生且平行于所述修正位控制阵列；进一步地，所述修正阵列模块由受所述冗余修正标识控制的修正位地址解码模块所对应的位线并联构成，并且每一条位线都伴随一条对应的修正值线。

本发明进一步地，所述冗余修正字存储的信息为efuse阵列中某特定地址上的正确数据值。本发明更进一步地，所述冗余修正字第一位定义为修正值，其余位用来定义该修正值在efuse阵列中所在的地址。如图5所示，图5显示为本发明的冗余修正字的结构示意图，本发明更进一步地，所述冗余修正字第一位定义为修正值，其余位用来定义该修正值在efuse阵列中所在的地址。

本发明的所述并行冗余修正电路还包括：修正模块，用于将读入的每个字数据按位同步输入到所述修正位控制阵列中，并用每个修正位上的修正值替换读入数据在该修正位上的实际值。本发明进一步地，所述修正模块用于将读入的每个字数据。如图4所示，图4显示为本发明的修正模块的示意图，本发明进一步地，所述修正模块包括修正位控制和2选1复用电路。

本发明的具体操作流程分以下三个步骤(以对efuse阵列的1个bit进行修正为例)，如图1所示：

步骤一、判别阶段：确认输入地址存储的内容是否需要修正。将输入地址分为两个部分：字地址和位地址，先将字地址和预设的冗余修正位所在的字地址进行比较。如图2所示，如果二者匹配，则输出一个冗余修正标志“1”，表示该输入地址存储的数据需要修正；如果不匹配，则字冗余修正标志置“0”，即该输入地址的数据无需修正。因此，在冗余修正操作时，每次输入的地址对于已经预设好的冗余修正位(可能无需修正，因此没有冗余修正位，也可能不止1个)来说，都会产生对应1个冗余修正标志，根据输入地址和冗余修正地址两者的字地址是否匹配，该修正标志值为“1”或“0”。

步骤二、准备阶段：对所有修正位的地址和数据分别进行合并操作。一个冗余修正字的结构如图5所示。其第一位定义的是修正值，其他位用来描述该修正值在efuse阵列中的所在地址，也就是说，冗余修正字存储的信息是efuse阵列中某特定地址上的正确数据值。为了实现输入字地址里所有位的并行修正，步骤二在步骤一中已经获得的每个冗余修正标识的控制下，对每个已经预存的修正地址进行解码，并把所得的修正位，按照解码顺序一一并联连接在一起，产生一个修正位控制阵列；同时，把每个冗余修正字中所存储的修正值，同步产生和前述修正控制阵列平行的修正值阵列，两者被一一对应组合在一起构成一个修正阵列。如图3所示。

步骤三、修正阶段：对输入字地址的数据内容按位进行并行修正操作。把读入的每个字数据按位同步输入到修正控制阵列中，并用每个修正位上的修正值替换读入数据在该修正位上的实际值，完成对读取数据的冗余修正过程。

本发明的冗余修正字的位结构如图5所示。在传统的冗余修正操作中，一般是将输入字的地址位和冗余修正字的地址位进行一一比较，如果匹配，则再进行修正操作。本发明没有采用这种同时比较所有地址位的方式，而是把输入字和冗余修正字的地址中各自的字地址和位地址分开，对两者的字地址进行比较，输出一个判断该输地址是否需要修正的标识(也就是输入字的位地址并不参与比较)。如果输入字的地址位和冗余修正字的地址中的字地址相同，把修正标识置“1”，并以其控制后续的修正操作；如果两个字地址不同，则输出修正标识“0”，在后续修正操作中，也不再进行位地址比较，输入字被直接输出。在修正操作中，由于需要修正的数据位可能不止1个，本发明采用了一种单级的并行处理模式，把所有冗余修正字中的修正位和修正值进行并行处理，形成修正阵列。即利用获得的读数字地址和冗余修正字地址的修正标识，对于每一个输入数据，控制产生一个包含全部修正位及修正值的修正阵列。同时，从输入地址读出该数据，也就是在所有位上的数据值，并和该修正阵列中所有位进行并行mux操作，用其修正位和修正值替换对应数据位上的数据值，完成该输入字所有数据位的修正。

以一个预设了冗余修正字的efuse为例，每个修正字结构如图5所示。如果采用图6所示的串行冗余修正方式，也就是对于每一个输入数据的字地址，分别和这n个冗余修正位所在的字地址进行比较匹配操作，产生n个修正标志。如果比较结果相同，则表示对应的数据位上的数据需要修正；如果不相同，则表示该输入数据无须修正。待n个修正匹配操作完成后，会产生n个对应修正标识；再经过由这些修正标识控制的n次串行修正操作，才能完成对1个输入地址所存数据的冗余修正。因此，完成修正操作需要时间：tdelay＝tcompare(匹配周期)+n*trepair(修正周期)。

如果采用本发明的并联方式的冗余修正操作，对于每一输入数据的字地址和n个冗余修正位所在的字地址进行比较和匹配，产生n个修正标识；在这些修正标识控制下，把所有冗余修正位和修正值并联产生一个修正阵列。接着，把输入数据位直接输入该修正阵列，并行完成n个冗余位对应的数据位修正操作。因此，完成修正操作需要时间：tdelay＝tcompare(匹配周期)+1*trepair(修正周期)。

从上述两种修正方式的对比可以发现，本发明的并行修正电路可以减少冗余修正操作时间，降低工作所需功耗，电路结构简单，可以简化版图设计，减少版图面积。

综上所述，本发明采用并行处理模式，完成对从输入地址读出的数据值进行的修正操作。基本思路是将所有预设的冗余修正位(包含修正地址和修正值信息)进行并行的合并操作，产生一个包含全部修正位和修正值的修正阵列，再让从输入地址读出的实际数据(包含数据位和输入数据值)穿越该修正阵列；在阵列上对应的数据位上，用阵列中的修正值替代该实际数据值。因此，本发明采用并行处理方式代替传统的根据冗余位进行逐一修正的串行修正方式，减少修正过程中所需时间，相应降低了所需功耗；采用并行处理方式也简化电路和版图设计，缩减了版图面积，对于需要冗余修正数据位多的大容量otp应用，效果明显。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。