[0001]本发明大体上涉及计算系统，且更特定来说，涉及实施于计算系统中的存储器接口。
背景技术：
：：[0002]一般来说，计算系统包含处理子系统及存储器子系统，其可存储所述处理子系统的处理电路系统可存取的数据。举例来说，为了执行操作，处理电路系统可执行从实施于存储器子系统中的存储器装置检索的对应指令。在一些例子中，输入到操作的数据也可从存储器装置检索。另外或替代地，从操作输出的(例如，由操作产生的)数据可经存储于存储器装置中(例如)以实现后续检索。然而，至少在一些例子中，计算系统的操作效率可受其架构限制，所述架构(例如)管控在计算系统中执行的操作序列。技术实现要素：[0003]本发明的一个实施例涉及一种设备。所述设备包括：存储器阵列，其实施于一或多个存储器装置中；及存储器控制电路系统，其通信地耦合到所述存储器阵列，其中所述存储器控制电路系统经配置以：指示所述存储器阵列从由经由存储器总线接收的第一存储器存取请求标定的所述存储器阵列中的第一位置读取第一数据块或将所述第一数据块写入到所述第一位置；确定与所述第一存储器存取请求相关联的第一存储器存取信息，其中所述第一存储器存取信息包括：至少部分基于用于指示所述第一数据块中的第一原始数据值的第一数据位确定的第一数据值相关参数、至少部分基于所述第一存储器存取请求的第一要求时间确定的第一要求间延迟相关参数或两者；至少部分基于与所述第一存储器存取请求相关联的所述第一数据值相关参数、与所述第一存储器存取请求相关联的所述第一要求间延迟相关参数或两者预测对所述存储器阵列中的第二位置的读取存取随后将由经由所述存储器总线接收的第二存储器存取请求要求；及指示所述存储器阵列在接收到所述第二存储器存取请求之前将存储在所述第二位置处的第二数据块输出到经配置以提供相较于所述存储器阵列更快的数据存取速度的不同存储器层。[0004]本发明的另一实施例涉及一种操作计算系统的方法。所述方法包括：使用实施于所述计算系统中的存储器控制电路系统确定与要求存取实施于所述计算系统中的存储器阵列的当前存储器存取请求相关联的第一存储器存取信息，其中所述第一存储器存取信息包括与由所述当前存储器存取请求标定的第一数据块相关联的第一数据值相关参数、至少部分基于所述当前存储器存取请求的第一要求时间确定的第一要求间延迟相关参数或两者；使用所述存储器控制电路系统至少部分通过确定在与在所述当前存储器存取请求之前满足的第一先前存储器存取请求相关联的第二存储器存取信息中指示的相关参数是否与在所述第一存储器存取信息中指示的对应相关参数匹配，确定所述第二存储器存取信息是否与所述第一存储器存取信息匹配；响应于确定在所述第二存储器存取信息中指示的所述相关参数与在所述第一存储器存取信息中指示的所述对应相关参数匹配，使用所述存储器控制电路系统至少部分基于与在所述第一先前存储器存取请求之后立即满足的第二先前存储器存取请求相关联的第三存储器存取信息预测在即将到来的控制时程期间将出现的后续存储器存取模式；及使用所述存储器控制电路系统指示所述存储器阵列将至少部分基于所述后续存储器存取模式识别的第二数据块输出到更接近所述计算系统的处理电路系统的存储器层，以使所述存储器层能够在所述处理电路系统随后要求传回所述第二数据块时将所述第二数据块供应到所述处理电路系统。[0005]本发明的又一实施例涉及一种包括处理器芯片的计算系统，其中所述处理器芯片包括：处理电路系统，其经配置以要求传回将用于在所述计算系统的操作期间执行数据处理操作的第一数据块；一或多个高速缓存存储器层，其经配置以提供相较于实施于所述计算系统中的存储器阵列存储器层更快的数据存取速度；及存储器控制电路系统，其通信地耦合到所述处理电路系统及所述一或多个高速缓存存储器层，其中所述存储器控制电路系统经配置以：产生要求存储器存取请求，其在所述第一数据块未命中所述一或多个高速缓存存储器层时要求从所述存储器阵列存储器层传回所述第一数据块；确定与所述要求存储器存取请求相关联的存储器存取信息，其包括以下各者中的一者或两者：至少部分基于用于指示所述第一数据块中的原始数据值的数据位确定的数据值相关参数；及至少部分基于所述要求存储器存取请求的传输时间确定的要求间延迟相关参数；至少部分基于与所述要求存储器存取请求相关联的所述数据值相关参数、与所述要求存储器存取请求相关联的所述要求间延迟相关参数或两者，预测所述处理电路系统随后将要求传回第二数据块；及产生预提取存储器存取请求，其在所述第二数据块未命中所述一或多个高速缓存存储器层时请求从所述存储器阵列存储器层传回所述第二数据块。附图说明[0006]一旦阅读了以下详细描述且一旦参考了图式，就可更好地理解本发明的各个方面，其中：[0007]图1是根据本发明的实施例的包含处理子系统及存储器子系统的计算系统的框图；[0008]图2是根据本发明的实施例的图1的处理子系统及图1的存储器子系统的处理器侧的实例的框图；[0009]图3是根据本发明的实施例的实施于图1的计算系统中的较低(例如，高速缓存及/或预提取缓冲器)存储器层的实例的框图；[0010]图4是根据本发明的实施例的用于操作图2的处理器侧存储器子系统的实例过程的流程图；[0011]图5是根据本发明的实施例的图1的存储器子系统的存储器侧的实例的框图；[0012]图6是根据本发明的实施例的实施于图5的存储器侧存储器子系统的实例存储器阵列的框图；[0013]图7是根据本发明的实施例的由图5的存储器侧存储器子系统的使用的实例历史存储器存取信息表的图解表示；[0014]图8是根据本发明的实施例的实施神经网络预提取技术的实例机器学习块的框图；[0015]图9是根据本发明的实施例的用于操作图5的存储器侧存储器子系统的实例过程的流程图；[0016]图10是根据本发明的实施例的用于更新在图7的历史存储器存取信息表中指示的存储器存取信息的实例过程的流程图；[0017]图11是根据本发明的实施例的用于确定要求延迟相关参数的实例过程的流程图；[0018]图12是根据本发明的实施例的用于确定数据值相关参数的实例过程的流程图；[0019]图13是根据本发明的实施例的用于确定将用于确定数据相关参数的目标位位置的实例过程的流程图；及[0020]图14是根据本发明的实施例的用于基于图7的历史存储器存取信息表预测后续存储器存取模式的过程的流程图。具体实施方式[0021]本发明提供(例如)通过减轻原本可能会限制操作效率的架构特征促进改进计算系统的操作效率的技术。通常，计算系统可包含各种子系统，例如处理子系统及/或存储器子系统。特定来说，处理子系统可包含处理电路系统，例如，实施于一或多个处理器及/或一或多个处理器核心中。存储器子系统可包含一或多个存储器装置(例如，芯片或集成电路)，例如，实施于存储器模块上，例如双列直插式存储器模块(dimm)，及/或经组织以实施一或多个存储器阵列(例如，存储器单元阵列)。[0022]一般来说，在计算系统的操作期间，实施于其处理子系统中的处理电路系统可通过执行对应指令执行各种操作，例如，以通过对输入数据执行数据处理操作确定输出数据。另外，处理子系统可大体上包含一或多个寄存器，其提供其处理电路系统可直接存取的存储位置。然而，实施于处理子系统中的寄存器的存储容量通常受到限制。[0023]因而，处理子系统通常通信地耦合到存储器子系统，其(例如)经由实施于一或多个存储器装置中的存储器阵列提供额外存储(例如，存储器)位置。通常，存储器阵列可包含耦合到在第一(例如，水平)方向上形成的字线及在第二(例如，垂直或正交)方向上形成的位线的存储器单元。在一些例子中，存储器阵列中的存储器单元可经组织成一或多个存储器页面，例如，各自与存储器阵列的存储器单元行对应。换句话来说，至少在此类例子中，存储器阵列中的存储器页面可包含耦合到对应字线的存储器单元中的每一者。[0024]另外，在一些例子中，存储器页面(例如，存储器单元行)中的存储器单元可经组织成一或多个数据块存储位置，例如，各自包含于存储器阵列的对应存储器单元列中。换句话来说，至少在此类例子中，存储器页面中的数据块存储位置可包含耦合到多个对应位线中的一者的存储器单元中的每一者。此外，为了促进从存储器阵列读取(例如，检索)数据及/或将数据写入(例如，存储)到存储器阵列，存储器阵列的每一存储器单元列的位线可耦合到对应放大器电路系统，例如，其包含驱动器(例如，写入)放大器及/或感测(例如，读取)放大器。换句话来说，至少在一些例子中，存储器阵列中的存储位置及/或与存储位置相关联的(例如，存储在或将存储在存储位置处的)数据块可至少部分基于存储器地址参数(例如，其指示对应绝对存储器地址(例如，行地址及列地址配对))来识别。[0025]在一些例子中，对存储器子系统中的存储位置(例如，存储器地址)的存取可经由要求存储器存取请求来要求，要求存储器存取请求指示将由存储器子系统使用以提供所要求存储器(例如，读取及/或写入)存取的一或多个请求参数。举例来说，为了将数据块存储(例如，写入)到存储器子系统，计算系统的处理器侧可输出写入存储器存取请求，其指示一或多个写入请求参数，例如由处理电路系统使用以识别数据块将存储在其处的存储器子系统中的存储位置的虚拟存储器地址、数据块将存储在其处的存储位置的物理存储器地址(例如，行地址及列地址配对)、数据块的大小(例如，位深度)及/或写入启用指示符(例如，位)。另外或替代地，为了从存储器子系统检索(例如，读取)数据块，计算系统的处理器侧可输出读取存储器存取请求，其指示读取请求参数，例如由处理电路系统使用以识别数据块或数据块存储在其处的存储器子系统中的存储位置的虚拟存储器地址、数据块存储在其处的存储位置的物理存储器地址(例如，行地址及列地址配对)、数据块的大小(例如，位深度)及/或读取启用指示符(例如，位)。[0026]为了满足读取存储器存取请求，存储器子系统可至少部分基于在读取存储器存取请求中指示的读取请求参数搜索由读取存储器存取请求标定的数据块。举例来说，存储器子系统可至少部分基于在读取请求参数中指示的虚拟存储器地址及/或物理存储器地址确定预期将与目标数据块相关联的标签(例如，块标识符)参数(例如，元数据)的目标值。另外，存储器子系统可通过对照目标标签参数值连续搜索与存储于其中的有效数据块相关联的标签参数的值识别(例如，找到)目标数据块。一旦检测到匹配，存储器子系统可将相关联数据块识别为目标数据块，且因此将相关联数据块传回到处理子系统，例如，以使能够由其处理电路系统处理及/或执行。因此，至少在一些例子中，计算系统的操作效率可至少部分取决于由其存储器子系统提供的数据检索延时(例如，目标数据传回之前的持续时间)。[0027]为了促进改进数据存取速度(例如，检索延时)，在一些例子中，存储器子系统的总存储容量可遍及多个分级存储器层(level)(例如，层(layer))分布。通常，分级存储器子系统可包含离处理电路系统最近的最低存储器层及距处理电路系统最远的最高存储器层。另外，在一些例子中，分级存储器子系统可包含最低存储器层与最高存储器层之间的一或多个中间存储器层。换句话来说，中间存储器层可实施为相较于最低存储器层离处理电路系统更远且相较于最高存储器层离处理电路系统更近。[0028]通常，在分级存储器子系统中，较低存储器层可经实施以提供相较于更高存储器层更快的数据存取速度。举例来说，较低存储器层可使用一或多个高速缓存及/或一或多个缓冲器(例如预提取缓冲器)实施。另一方面，较高存储器层可使用一或多个存储器阵列实施，例如，实施于存储器子系统的一或多个存储器装置中。[0029]因而，为了减小数据检索延时，分级存储器子系统通常可试图从最低分级检索要求(例如，标定及/或请求)数据，之后在要求数据导致未命中(例如，目标标签值与任何有效标签值不匹配)时连续进行到更高存储器层。为了帮助说明，继续上文实例，存储器子系统可响应于接收读取存储器存取请求检查由读取存储器存取请求标定的数据块当前是否存储于较低(例如，高速缓存及/或预提取缓冲器)存储器层中。当目标数据块当前存储于较低存储器层中时，存储器子系统可确定目标数据块导致较低存储器层命中且因此不会导致较低存储器层未命中。另外，当目标数据块导致较低存储器层命中时，存储器子系统可指示较低存储器层输出目标数据块以供应到处理子系统的处理电路系统。[0030]另一方面，当目标数据块当前未存储于较低存储器层中时，存储器子系统可确定目标数据块导致较低存储器层未命中且因此不会导致较低存储器层命中。另外，当目标数据块导致较低存储器层未命中时，存储器子系统可检查目标数据块当前是否存储于存储器阵列中，且因此检查目标数据块是否导致较高(例如，存储器阵列)存储器层命中。当目标数据块导致较高存储器层命中时，存储器子系统可指示存储器阵列输出目标数据块以(例如)经由耦合于计算系统的处理器侧与计算系统的存储器侧之间的存储器(例如，外部通信)总线供应到处理子系统的处理电路系统。[0031]然而，至少在一些例子中，经由外部通信总线(例如存储器总线)的数据通信通常比经由内部通信总线的数据通信慢，例如，这是由于存储器总线的处理器侧上的组件与存储器总线的存储器侧上的组件之间的时序差异、所述存储器总线是与其它计算子系统共享及/或沿着存储器总线的通信距离。换句话来说，至少在一些例子中，存储器侧组件(例如，存储器侧组件内部)之间的数据通信可比经由存储器总线的存储器侧组件与处理器侧组件之间的数据通信快。另外或替代地，处理器侧组件(例如，处理器侧组件内部)之间的数据通信可比经由存储器总线的处理器侧组件与存储器侧组件之间的数据通信快。[0032]因此，为了促进改进计算系统操作效率，在一些例子中，存储器子系统的一部分可经实施于存储器总线的处理器侧上。换句话来说，至少在一些例子中，存储器子系统可包含经由存储器(例如，外部通信)总线通信地耦合的处理器侧(例如，第一)部分及存储器侧(例如，第二)部分。举例来说，存储器子系统的存储器侧可包含一或多个存储器侧高速缓存、一或多个存储器侧预提取缓冲器、一或多个存储器阵列或其任何组合，其用于实施在分级上高于实施于存储器子系统的处理器侧中的每一存储器层的一或多个存储器侧存储器层。另外或替代地，存储器子系统的处理器侧可包含一或多个处理器侧高速缓存及/或一或多个处理器侧预提取缓冲器，其用于实施在分级上低于实施于存储器子系统的存储器侧中的每一存储器层的一或多个处理器侧存储器层。[0033]如上文描述，在分级存储器子系统中，较低(例如，高速缓存及/或预提取缓冲器)存储器层通常可经实施以提供相较于更高(例如，存储器阵列)存储器层更快的数据存取速度。换句话来说，与从较高存储器层检索相比，从较低存储器层检索(例如，传回)由读取存储器存取请求标定的数据通常可导致更快数据检索，且因此，导致更短数据检索延时，至少在一些例子中，其可促进改进请求(例如，要求)传回要求数据的处理子系统及因此处理子系统经部署于其中的计算系统的操作效率。实际上，为了促进进一步改进计算系统操作效率，在一些例子中，存储器子系统可预测性地控制分级存储器层中的数据存储，例如，通过在处理子系统实际上要求(例如，请求)传回预期随后将要求的数据之前先发制人地(例如，预测性地)将所述数据从较高(例如，存储器阵列)存储器层预提取到较低(例如，高速缓存及/或预提取缓冲器)存储器层。[0034]然而，为了促进提供更快的数据存取速度，较低(例如，高速缓存及/或预提取缓冲器)存储器层通常以相较于较高(例如，存储器阵列)存储器层较小的存储容量实施，例如，这是因为增加的存储容量可实现存储于其中的有效数据块的数目的增加，且因此潜在地增加在目标数据块被识别且传回之前执行的搜索量。因而，为了给预提取数据块的存储腾出空间，至少在一些例子中，较低存储器层可逐出另一数据块，例如，其是至少部分基于预期(例如，预测)处理子系统在即将到来的(例如，后续)控制时程(例如，一或多个时钟循环或时间周期)期间将被要求哪些数据而选择。换句话来说，在一些例子中，可至少部分基于在即将到来的控制时程期间将要求预提取数据块但在即将到来的控制时程期间将不要求另一数据块的预测选择用于逐出的另一数据块。然而，至少在一些例子中，从较高(例如，存储器阵列)存储器层不恰当地预提取数据到较低(例如，高速缓存及/或预提取缓冲器)存储器层实际上可降低计算系统操作效率，例如，这是由于从较低存储器层逐出以给预提取数据腾出空间的数据实际上是在控制时程期间要求且因此是从较高存储器层而非较低存储器层检索。[0035]因此，为了促进改进计算系统操作效率，本发明提供用于实施及/或操作存储器子系统以改进数据预提取的效能(例如，覆盖率及/或准确度)的技术，例如，通过使用至少部分基于数据值相关性及/或要求延迟相关性确定(例如，预测)的存储器存取模式预测性地控制存储器子系统的分级存储器层中的数据存储。为了促进控制数据存储，存储器子系统可包含一或多个存储器控制器(例如，控制电路系统及/或控制逻辑)。举例来说，当实施于存储器总线的处理器侧及存储器总线的存储器侧上时，存储器子系统可包含经实施及/或操作以控制存储器子系统的处理器侧中的数据存储的第一(例如，处理器侧)存储器控制器及经实施及/或操作以控制存储器子系统的存储器侧中的数据存储的第二(例如，存储器侧)存储器控制器。[0036]另外或替代地，存储器控制器可包含多个控制器(例如，控制电路系统及/或控制逻辑)，例如高速缓存控制器、预提取控制器及/或主存储器控制器。在一些实施例中，主存储器控制器，例如动态随机存取存储器(dram)存储器控制器，可经实施及/或操作以控制一或多个存储器阵列中的数据存储，且因此控制对应存储器阵列(例如，较高)存储器层。另外，在一些实施例中，高速缓存控制器可经实施及/或操作以控制一或多个高速缓存中的数据存储，且因此控制对应高速缓存(例如，较低)存储器层。举例来说，高速缓存控制器可指示高速缓存存储响应于读取存储器存取请求从存储器阵列检索的数据的副本(例如，例子)及/或响应于写入存储器存取请求被存储到存储器阵列的数据的副本(例如，例子)。[0037]此外，在一些实施例中，预提取控制器可经实施及/或操作以控制一或多个预提取缓冲器中的数据存储，且因此控制对应预提取(例如，较低)存储器层。另外或替代地，预提取控制器可促进预测性地从较高(例如，存储器阵列)存储器层预提取数据到较低(例如，高速缓存及/或预提取缓冲器)存储器层，例如，通过确定(例如，预测)后续存储器存取模式及将由后续存储器存取模式标定的一或多个数据块识别为候选预提取数据。在一些实施例中，预提取数据可经存储于预提取缓冲器中，例如，在传送到高速缓存之前。在其它实施例中，预提取数据可直接经存储到高速缓存中，且因此，可消除预提取缓冲器(例如，其可为任选的)且可不包含预提取缓冲器。[0038]在任何情况中，如上文描述，为了改进计算系统操作效率，存储器子系统可预测性地控制其分级存储器层中的一或多者中的数据存储，例如，通过预测在即将到来的控制时程期间将出现的后续存储器存取模式及相应地调整分级存储器层中的数据存储。因为存储器存取模式通常是略微循环的(例如，重复的)，所以在一些实施例中，(例如，处理器侧及/或存储器侧)存储器控制器可至少部分基于与当前正满足的存储器存取请求相关联的存储器存取信息及/或与一或多个先前满足的存储器存取请求相关联的存储器存取信息预测后续存储器存取模式。换句话来说，为了促进预测后续存储器存取模式，存储器控制器可历史性地跟踪与存储器存取请求相关联的存储器存取信息，例如，明确地经由历史存储器存取信息表及/或间接经由到机器学习(例如，神经网络)块的输入。[0039]在一些实施例中，源自存储器存取请求的(例如，与存储器存取请求相关联的)存储器存取信息可包含与由存储器存取请求标定的存储器子系统中的存储位置及/或与目标存储位置相关联的(例如，从目标存储位置读取或写入到目标存储位置的)数据块相关联的一或多个存储器存取信息参数。举例来说，与存储器存取请求相关联的存储器存取信息参数可包含：存储器地址参数，其识别由存储器存取请求标定的存储器子系统中的存储位置；及一或多个相关联相关参数，其可用于确定(例如，识别)一或多个(例如，先前、当前及/或后续)存储器存取模式。因此，为了促进预测性地控制存储器子系统中的数据存储，在一些实施例中，存储器控制器可(例如)响应于存储器存取请求的接收及/或满足确定将包含于与存储器存取请求相关联的存储器存取信息中的一或多个存储器存取信息参数的值。[0040]实际上，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可至少部分基于在存储器存取请求中指示的一或多个请求参数的值确定将与存储器存取请求相关联的一或多个存储器存取信息参数的值。举例来说，存储器控制器可至少部分基于在存储器存取请求的请求参数中指示的虚拟存储器地址及/或物理存储器地址确定识别由存储器存取请求标定的存储位置的存储器地址参数。如上文描述，除存储器地址参数之外，与存储器存取请求相关联的存储器存取信息可包含一或多个相关参数，其可用于确定(例如，预测)一或多个存储器存取模式。[0041]在一些实施例中，包含于与存储器存取请求相关联的(例如，源自存储器存取请求的)存储器存取信息中的相关参数可包含要求间地址步幅相关参数，其指示由存储器存取请求标定的存储位置与由先前满足的存储器存取请求标定的存储位置之间的步长(例如，距离)。举例来说，存储器控制器可基于由存储器存取请求标定的存储位置的存储器地址与由前一存储器存取请求标定的存储位置的存储器地址之间的差异设置要求间地址步幅相关参数的值。因而，在一些实施例中，存储器控制器可至少部分基于与存储器存取请求相关联的存储器地址参数的值及与先前满足的存储器存取请求相关联的存储器地址参数的值确定将与存储器存取请求相关联的要求间地址步幅相关参数的值。[0042]另外，在一些实施例中，包含于与存储器存取请求相关联的(例如，源自存储器存取请求的)存储器存取信息中的相关参数可指示存储器存取请求的事务上下文。特定来说，在一些实施例中，存储器存取请求的事务上下文可经由各自识别与由存储器存取请求标定的数据块及/或存储位置(例如，存储器地址)相关联的(例如，产生及/或要求数据块)的计算系统的状态的一或多个方面的一或多个事务上下文参数指示。举例来说，指示事务上下文的一组事务上下文参数可包含处理器上下文参数，其识别产生数据块的计算系统中的处理器、当前要求存取数据块或存储位置的计算系统中的处理器及/或先前要求存取数据块或存储位置的计算系统中的处理器。[0043]实际上，在一些实施例中，指示存储器存取请求的事务上下文的一组事务上下文参数可包含识别具有不同(varying)(例如，不同(differing))粒度(例如，特异度)级别的计算系统的相关联方面的事务参数。为了帮助说明，继续上文实例，指示存储器存取请求的事务上下文的一组事务上下文参数可另外包含处理器核心上下文参数，其识别产生数据块的处理器核心、当前正要求存取数据块或存储位置的处理器及/或先前要求存取数据块或存储位置的处理器核心。在一些实施例中，指示事务上下文的一组事务上下文参数可另外或替代地包含应用程序(例如，程序或线程)上下文参数，其识别导致数据块的产生的应用程序、导致存取当前正要求的数据块或存储位置的应用程序及/或导致存取先前要求的数据块或存储位置的应用程序。额外地或替代地，指示事务上下文的一组事务上下文参数可包含应用程序指令(例如，程序计数器)上下文参数，其识别导致读取或写入数据块的应用程序指令、导致存取当前正要求的数据块或存储位置的应用程序指令及/或导致存取先前要求的数据块或存储位置的应用程序指令。[0044]在一些实施例中，指示存储器存取请求的事务上下文的一组事务上下文参数可经由(例如)通过对包含于所述组中的事务上下文参数执行哈希操作(例如，函数)确定的经组合事务上下文参数指示。另外，在一些实施例中，存储器存取请求可明确指示指示其事务上下文的一或多个事务上下文参数的值，例如，除将由存储器子系统使用以提供由存储器存取请求要求的存储器(例如，读取及/或写入)存取的一或多个请求参数之外。换句话来说，在此类实施例中，存储器控制器可基于在存储器存取请求中指示的一或多个对应事务上下文参数的值确定将与存储器存取请求相关联的一或多个相关参数的值。[0045]然而，在一些实施例中，将与存储器存取请求相关联的一或多个相关参数的值可能未在存储器存取请求中明确指示。举例来说，与存储器存取请求相关联的相关参数可包含数据值相关参数，其是至少部分基于用于指示响应于存储器存取请求存取(例如，读取及/或写入)的数据块中的原始数据值的数据位确定。另外或替代地，与存储器存取请求相关联的相关参数可包含要求延迟相关参数，其是至少部分基于存储器存取请求的要求(例如，接收及/或传输)时间与先前(例如，前一)存储器存取请求的要求时间之间的持续时间确定。[0046]在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可通过将一或多个相关参数及识别目标存储位置的存储器地址参数包含于供应(例如，输入)到机器学习(例如，神经网络)块以用于在机器学习块的循环期间使用的一组参数中使由存储器存取请求标定的存储位置与一或多个相关参数相关联。另外或替代地，存储器控制器可通过在历史存储器存取信息表的表条目中指示一或多个相关参数及识别目标存储位置的存储器地址参数使由存储器存取请求标定的存储位置与一或多个相关参数相关联。举例来说，响应于接收存储器存取请求，存储器控制器可确定识别由存储器存取请求标定的存储位置的存储器地址参数。另外，存储器控制器可至少部分基于用于指示由存储器存取请求标定的数据块中的原始数据值的数据位确定数据值相关参数及/或至少部分基于存储器存取请求的要求时间确定要求间延迟相关参数。接着，存储器控制器可将存储器地址参数以及数据值相关参数及/或要求间延迟相关参数指示(例如，存储)为历史存储器存取信息表中的表条目，借此使由存储器地址参数识别的存储位置与数据值相关参数及/或要求间延迟相关参数相关联。[0047]在一些实施例中，先前(例如，前一)存储器存取请求的要求时间与后续(例如，后一)存储器存取请求的要求时间之间的持续时间可直接用作与后续存储器存取请求相关联的要求间延迟相关参数。换句话来说，在此类实施例中，存储器控制器可将与后续存储器存取请求相关联的要求间延迟相关参数的值设置为先前存储器存取请求的要求时间与后续存储器存取请求的要求时间之间的时间差。然而，至少在一些例子中，连续存储器存取请求的要求时间之间的持续时间可包含噪声(例如，抖动及/或中断)，例如服务一或多个处理器中断花费的时间、执行一或多个存储器刷新花费的时间及/或执行一或多个其它背景操作花费的时间。[0048]因此，为了促进改进数据预提取效能(例如，准确度及/或覆盖率)，在一些实施例中，先前存储器存取请求的要求时间与后续存储器存取请求的要求时间之间的持续时间可经处理以在用作与存储器存取请求相关联的要求间延迟相关参数之前移除(例如，滤除)噪声。换句话来说，在此类实施例中，要求时间之间的持续时间可经预处理以确定经噪声过滤的要求间延迟，接着，其可用作与后续存储器存取请求相关联的要求间延迟相关参数。在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可通过处理连续要求时间之间的持续时间以忽略执行背景操作(例如处理器中断及/或存储器刷新)花费的时间(例如，通过延迟先前要求时间及/或将后续(例如，当前)要求时间提前以抵消执行背景操作花费的时间)来确定经噪声过滤的要求间延迟。另外或替代地，存储器控制器可将连续要求时间之间的持续时间量化到较粗粒度(例如，最接近的四个时钟循环)，(例如)使得存储器存取请求经重新排序以促进经噪声过滤的要求间延迟的确定。[0049]此外，在一些实施例中，用于指示由存储器存取请求标定的数据块的原始数据值的数据位可直接用作与存储器存取请求相关联的数据值相关参数。换句话来说，在此类实施例中，(处理器侧及/或存储器侧)存储器控制器可将与存储器存取请求相关联的数据值相关参数的值设置为由数据位指示的原始数据值。然而，至少在一些例子中，预测性数据预提取技术的效能可随相关参数的位深度变化，例如，由于较大(例如，较长)位深度会提高过拟合神经网络的可能性及/或会增加将历史跟踪的唯一值的数目。仅作为说明性非限制性实例，预测性数据预提取技术可在使用了32个位相关参数时历史跟踪2^32个唯一值，而数据预提取技术可在使用了四个位相关参数时历史跟踪2^4个唯一值。[0050]此外，至少在一些例子中，相同数据位的不同解译可导致不同数据值被确定。举例来说，将数据位解译为整数值可导致与将数据位解译为浮点值相比不同的数据值。实际上，因为数据块是在处理子系统的处理电路系统中处理，所以至少在一些例子中，存储器子系统且因此其存储器控制器可能未察觉到包含于数据块中的数据位的预期(例如，适当)解译。[0051]因而，为了促进改进数据预提取效能(例如，准确度及/或覆盖率)，在一些实施例中，用于指示由存储器存取请求标定的数据块中的原始数据值的一或多个数据位可经处理以提取代表性数据值，所述代表性数据值至少在一些例子中可利用相较于原始数据值更小(例如，更短)的位深度且因此促进存储器存取模式的相关。换句话来说，在此类实施例中，一或多个数据位可经预处理以确定代表在目标数据块中指示的原始数据值的值，接着，所述值可用作与存储器存取请求相关联的数据值相关参数。在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可通过确定用于指示数据块中的原始数据值的逻辑高数据位(例如，“1位”)的数目确定与数据块相关联的代表性数据值。换句话来说，在此类实施例中，存储器控制器可将代表性数据值及因此对应数据值相关参数确定为数据块中的数据位的1的计数。[0052]另外，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可通过使用一或多个默认解译来解译包含于数据块中的数据位来确定与数据块相关联的代表性数据值，例如，这是由于数据位的预期(例如，适当)解译未从处理子系统的处理电路系统传递到存储器子系统的存储器控制器。作为说明性实例，为了促进确定与数据块相关联的代表性数据值，存储器控制器可将包含于数据块中的数据位解译为整数值，无论所述数据位是希望被解译为整数值还是浮点值。另外或替代地，存储器控制器可将包含于数据块中的数据位解译为浮点值，无论所述数据位是希望被解译为整数值还是浮点值。在一些实施例中，接着，存储器控制器可基于所得整数值及/或所得浮点值设置代表性数据值且因此设置对应数据值相关参数，(例如)在四舍五入到较粗精度之后。[0053]实际上，在一些实施例中，多个代表性数据值可从数据块提取，且因此，多个数据值相关参数可与标定数据块及/或数据块存储在其处的存储位置的存储器存取请求相关联。举例来说，存储器控制器可通过将数据块的数据位解译为整数值并将所得整数值四舍五入到较粗精度确定数据块的第一代表性数据值。存储器控制器还可通过将数据块的数据位解译为浮点值并将所得浮点值四舍五入到较粗精度确定数据块的第二(例如，不同)代表性数据值。[0054]此外，在一些实施例中，使用默认解译解译包含于数据块中的数据位可包含(例如)在将每一子块解译为整数值及/或解译为浮点值之前将数据位分组(例如，人为地划分)为一或多个自然对准的子块。作为说明性实例，(处理器侧及/或存储器侧)存储器控制器可将数据块的数据位分组为一或多个8位子块、一或多个16位子块、一或多个32位子块，或其任何组合。另外或替代地，存储器控制器可将数据块的数据位分组为一或多个64位子块、一或多个128位子块、一或多个256位子块，或其任何组合。[0055]在一些实施例中，数据位可经分组使得相同大小(例如，类型)的子块不重叠。举例来说，数据位可经分组使得第一8位子块包含在位位置0到位位置7处指示的数据位，第二8位子块包含在位位置8到位位置15处指示的数据位，以此类推。另外或替代地，数据位可经分组使得不同子块部分重叠。为了帮助说明，继续上文实例，数据位可经分组使得16位子块包含在位位置0到位位置15处指示的数据位，且因此与第一8位子块部分重叠，也与第二8位子块部分重叠。实际上，在一些实施例中，数据位可经分组使得相同大小的一或多个子块部分重叠。举例来说，数据位可经分组使得第一8位子块包含在位位置0到位位置7处指示的数据位，而第二8位子块包含在位位置1到位位置8处指示的数据位。[0056]此外，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可通过解译(例如，读取)在数据块中的特定位位置子集处指示的数据位确定与数据块相关联的代表性数据值。换句话来说，在此类实施例中，特定位位置子集可包含一或多个代表性数据值位位置，将从所述代表性数据值位位置读取数据块中的对应数据位以确定与数据块相关联的代表性数据值。在一些实施例中，可预先确定包含于特定位位置子集中的代表性数据值位位置。举例来说，在此类实施例中，存储器控制器可将代表性数据值且因此对应数据值相关参数设置为在数据块的n个高位位置(例如，n个最高有效位)中指示的数据位。[0057]在其它实施例中，可自适应地(例如，动态地及/或选择性地)确定包含于特定位位置子集中的代表性数据值位位置。特定来说，为了促进改进通过读取特定位位置子集确定的数据值相关参数的有用性，在一些实施例中，(例如，处理器侧及/或存储器侧)存储器控制器可选择预期在合理的短存储器存取请求序列(例如，流)内变化的位位置作为将包含于特定位位置子集中的代表性数据值位位置。举例来说，存储器控制器可确定用于指示由多个先前存储器存取请求标定的(例如，与多个先前存储器存取请求相关联的)数据块中的原始数据值的数据位。另外，针对每一位位置，存储器控制器可对包含于先前标定数据块中的对应数据位的位值进行异或(xor)。以此方式，存储器控制器可确定(例如，识别)位值在多个先前存储器存取请求的过程内在其处变化的一或多个位位置且选择一或多个位位置作为代表性数据值位位置，所述代表性数据值位位置经读取以确定将包含于存储器存取信息中的数据值相关参数。[0058]基于包含于存储器存取信息中的相关参数及存储器地址参数，(处理器侧及/或存储器侧)存储器控制器可确定一或多个存储器存取模式。举例来说，存储器控制器可至少部分基于与当前存储器存取请求相关联的存储器存取信息及/或与直接在当前存储器存取请求之前的一或多个存储器存取请求相关联的存储器存取信息确定在由当前满足的存储器存取请求标定的存储位置处结束的当前存储器存取模式。另外，存储器控制器可至少基于与先前存储器存取请求相关联的存储器存取信息及/或与(例如，直接)在先前存储器存取请求之前的一或多个存储器存取请求相关联的存储器存取信息确定在由在当前存储器存取请求之前(prior)(例如，之前(previous))满足的存储器存取请求标定的存储位置处结束的先前存储器存取模式。[0059]为了促进预测将在当前存储器存取模式之后出现的后续存储器存取模式，在一些实施例中，(存储器侧及/或处理器侧)存储器控制器可比较当前存储器存取模式与一或多个先前存储器存取模式。特定来说，当当前存储器存取模式与先前存储器存取模式匹配时，存储器控制器可预测直接在先前(例如，经匹配)存储器存取模式之后的存储器存取模式也将直接跟在当前存储器存取模式之后。举例来说，当识别与当前存储器存取模式匹配的先前存储器存取模式时，存储器控制器可(例如，至少部分基于与直接跟在后面的存储器存取请求相关联的对应存储器地址参数及/或要求间地址步幅相关参数)确定在先前(例如，经匹配)存储器存取请求的末尾处标定的存储位置与由直接在先前存储器存取模式之后的存储器存取请求标定的存储位置之间的步长(例如，地址距离)。另外，存储器控制器可预测将直接在当前存储器存取请求之后标定的存储位置将是远离当前标定的存储位置(例如，在其之后)的步长。[0060]实际上，为了促进进一步改进预测性数据预提取技术的效能(例如，覆盖率及/或准确度)，在一些实施例中，(存储器侧及/或处理器侧)存储器控制器可确定多种不同类型的存储器存取模式。特定来说，在一些实施例中，存储器控制器可确定具有不同序列长度的当前存储器存取模式。举例来说，存储器控制器可基于与当前存储器存取请求相关联的存储器存取信息确定具有序列长度1的第一当前存储器存取模式。另外，存储器控制器可基于与当前存储器存取请求相关联的存储器存取信息及与直接在当前存储器存取请求之前的第一先前存储器存取请求相关联的存储器存取信息确定具有序列长度2的第二当前存储器存取模式。此外，存储器控制器可基于与当前存储器存取请求相关联的存储器存取信息、与直接在当前存储器存取请求之前的第一先前存储器存取请求相关联的存储器存取信息及与直接在第一先前存储器存取请求之前的第二先前存储器存取请求相关联的存储器存取信息确定具有序列长度3的第三当前存储器存取模式。[0061]与具有较短序列长度的存储器存取模式相比，匹配具有较长序列长度的存储器存取模式通常会促进改进经预测后续存储器存取模式的准确度。然而，匹配具有较长序列长度的存储器存取模式的可能性通常低于匹配具有较短序列长度的存储器存取模式的可能性。因而，为了促进除准确度之外还改进覆盖率，在一些实施例中，存储器控制器可通常试图匹配最长序列长度的存储器存取模式，之后在匹配未被识别时连续进行到较短序列长度的存储器存取模式。[0062]为了帮助说明，继续上文实例，存储器控制器可检查已具有序列长度3的第三当前存储器存取模式是否与在存储器存取信息中指示的3序列长度先前存储器存取模式匹配。当与第三当前存储器存取模式匹配的3序列长度先前存储器存取模式被识别时，如上文描述，存储器控制器可至少部分基于直接在3序列长度先前存储器存取请求之后的存储器存取模式预测将在即将到来的控制时程期间出现的后续存储器存取模式。另一方面，当与第三当前存储器存取模式的匹配未被识别时，存储器控制器可检查已具有序列长度2的第二当前存储器存取模式是否与在存储器存取信息中指示的2序列长度先前存储器存取模式匹配。[0063]当与第二当前存储器存取模式匹配的2序列长度先前存储器存取模式被识别时，如上文描述，存储器控制器可至少部分基于直接在2序列长度先前存储器存取请求之后的存储器存取模式预测将在即将到来的控制时程期间出现的后续存储器存取模式。另一方面，当与第二当前存储器存取模式的匹配未被识别时，存储器控制器可检查已具有序列长度1的第一当前存储器存取模式是否与在存储器存取信息中指示的1序列长度先前存储器存取模式匹配。[0064]当与第一当前存储器存取模式匹配的1序列长度先前存储器存取模式被识别时，如上文描述，存储器控制器可至少部分基于直接在1序列长度先前存储器存取请求之后的存储器存取模式预测将在即将到来的控制时程期间出现的后续存储器存取模式。另一方面，当与第一当前存储器存取模式的匹配未被识别时，存储器控制器可取消(例如，停用)预测性数据预提取。换句话来说，在一些实施例中，存储器控制器可在未识别一或多个当前存储器存取模式中的任何者的匹配先前存储器存取模式时取消预测性数据预提取，(例如)以促进降低经预提取数据仅污染较低(例如，高速缓存及/或预提取缓冲器)存储器层的可能性。[0065]此外，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可确定各自与包含于存储器存取信息中的一或多种不同类型的相关参数对应的多组存储器存取模式。举例来说，存储器控制器可至少部分基于在相关联存储器存取信息中指示的数据值相关参数确定当前数据值存储器存取模式及一或多个先前数据值存储器存取模式。另外或替代地，存储器控制器可至少部分基于在相关联存储器存取信息中指示的要求间延迟相关参数确定当前要求间延迟存储器存取模式及一或多个先前要求间延迟存储器存取模式。[0066]实际上，为了促进进一步改进预测性数据预提取技术的效能(例如，覆盖率及/或准确度)，在一些实施例中，与存储器存取请求相关联的多种不同类型的相关参数可经组合成与存储器存取请求相关联的经组合(例如，签名)相关参数。仅作为说明性非限制性实例，存储器控制器可至少部分通过指示与存储器存取请求相关联的数据值相关参数、与存储器存取请求相关联的要求间延迟相关参数、与存储器存取请求相关联的要求间地址步幅相关参数、与存储器存取请求相关联的事务(例如，应用程序及/或程序计数器)上下文参数或其在值阵列中的任何组合确定与存储器存取请求相关联的经组合相关参数。因此，在此类实施例中，存储器控制器可另外或替代地至少部分基于在相关联存储器存取信息中指示的数据值相关参数、要求间延迟相关参数、要求间地址步幅相关参数及/或事务上下文参数确定当前经组合(例如，签名)存储器存取模式及一或多个先前经组合存储器存取模式。[0067]如上文描述，在一些实施例中，在存储器存取信息中指示的相关参数可包含一或多个事务上下文参数，例如处理器上下文参数、处理器核心上下文参数、应用程序上下文参数、应用程序指令上下文参数及/或类似物。为了促进跟踪存储器存取请求的事务上下文，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可包含一或多个事务上下文参数作为供应(例如，输入)到机器学习(例如，神经网络)块的一组输入参数中的相关参数，例如，除对应存储器地址参数以及对应数据值相关参数及/或对应要求间延迟相关参数之外。另外或替代地，历史存储器存取信息表可经组织(例如，划分)成多个表区段，其各自与不同事务上下文对应。举例来说，历史存储器存取信息表可包含专用于指示与第一事务上下文相关联的存储器存取信息的第一表区段、专用于指示与第二(例如，不同)事务上下文相关联的存储器存取信息的第二表区段等。[0068]换句话来说，当存储器存取信息经由按事务上下文组织的历史存储器存取信息表指示时，(处理器侧及/或存储器侧)存储器控制器可指示与同存储器存取请求的事务上下文对应的表区段中的存储器存取请求相关联的表条目。此外，基于在表区段中指示的表条目，存储器控制器可确定各自与相关联事务上下文(例如，一或多个事务上下文参数集)对应的一或多个存储器存取模式。换句话来说，继续上文实例，存储器控制器可至少部分基于在第一表区段的一或多个表条目中指示的存储器存取信息确定与第一事务上下文对应的第一事务上下文存储器存取模式。另外或替代地，存储器控制器可至少部分基于在第二表区段的一或多个表条目中指示的存储器存取信息确定与第二(例如，不同)事务上下文对应的第二事务上下文存储器存取模式。[0069]然而，在一些实施例中，存储器存取请求的事务上下文可能未明确地传递到存储器子系统。尽管如此，在一些实施例中，历史存储器存取信息表可经组织成多个表区段(例如)使得每一表区段与不同群组(例如，范围)的存储位置(例如，存储器地址)及/或不同类型的存储器存取对应。作为说明性实例，历史存储器存取信息表可包含专用于指示与读取存储器存取请求相关联的存储器存取信息(例如，表条目)的读取存取表区段及专用于指示与写入存储器存取请求相关联的存储器存取信息的写入存取表区段。另外或替代地，历史存储器存取信息表可包含专用于指示与标定包含于第一群组的存储位置中的存储位置的存储器存取请求相关联的存储器存取信息的第一表区段、专用于指示与标定包含于第二(例如，不同)群组的存储位置中的存储位置的存储器存取请求相关联的存储器存取信息的第二表区段等。[0070]换句话来说，当存储器存取信息经由按存储位置群组(例如，存储器地址范围)组织的历史存储器存取信息表指示时，(处理器侧及/或存储器侧)存储器控制器可指示与同包含由存储器存取请求标定的存储位置的存储位置群组对应的表区段中的存储器存取请求相关联的表条目。此外，基于在表区段中指示的表条目，存储器控制器可确定与相关联存储位置群组对应的一或多个存储器存取模式。换句话来说，继续上文实例，存储器控制器可至少部分基于在第一表区段的一或多个表条目中指示的存储器存取信息确定与第一群组(例如，范围)存储位置对应的第一存储器地址范围存储器存取模式。另外或替代地，存储器控制器可至少部分基于在第二表区段的一或多个表条目中指示的存储器存取信息确定与第二群组(例如，范围)的存储位置对应的第二存储器地址范围存储器存取模式。[0071]类似地，当存储器存取信息经由按存取类型组织的历史存储器存取信息表指示时，(处理器侧及/或存储器侧)存储器控制器可指示与同由(例如)经由包含于存储器存取请求的请求参数中的读取启用指示符及/或写入启用指示符指示的存储器存取请求要求的存储器存取类型对应的表区段中的存储器存取请求相关联的表条目。此外，基于在表区段中指示的表条目，存储器控制器可确定与相关联存取类型对应的一或多个存储器存取模式。换句话来说，继续上文实例，存储器控制器可至少部分基于在读取存取表区段的一或多个表条目中指示的存储器存取信息确定与读取存储器存取对应的读取存储器存取模式。另外或替代地，存储器控制器可至少部分基于在写入存取表区段的一或多个表条目中指示的存储器存取信息确定与写入存储器存取对应的写入存储器存取模式。[0072]当使用(例如，确定及/或搜索)多个不同类型的存储器存取模式时，至少在一些例子中，可识别多个匹配。在一些例子中，不同类型的当前存储器存取模式可经匹配到与相同序列的先前存储器存取请求对应的先前存储器存取模式，例如，这是由于经组合当前存储器存取模式匹配与先前存储器存取请求序列对应的经组合先前存储器存取请求。当此类例子出现时，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器可以增加的置信度预测后续存储器存取模式。实际上，由于其预测的经增加的置信度，在一些实施例中，存储器控制器可增加预提取数据量，例如，通过增加经预测后续存储器存取模式的序列长度(例如，持续时间)。[0073]然而，在其它例子中，不同类型的当前存储器存取模式可经匹配到与不同序列的先前存储器存取请求对应的先前存储器存取模式。当此类例子出现时，在一些实施例中，存储器控制器可改变不同匹配的优先级。举例来说，如上文描述，存储器控制器可使较长序列长度匹配优先于较短序列长度匹配，且因此，基于直接在较长序列长度匹配之后的存储器存取模式预测后续存储器存取模式。作为另一实例，存储器控制器可使数据值存储器存取模式匹配优先于要求间延迟存储器存取模式匹配，且因此基于直接在数据值存储器存取模式匹配之后的存储器存取模式预测后续存储器存取模式。作为另一实例，存储器控制器可使经组合(例如，签名)存储器存取模式匹配优先于数据值存储器存取模式匹配及要求间延迟存储器存取模式匹配，且因此基于直接在经组合存储器存取模式匹配之后的存储器存取模式预测后续存储器存取模式。[0074]实际上，为了促进进一步改进预测性数据预提取技术的效能(例如，覆盖率及/或准确度)，在一些实施例中，存储器控制器可自适应地(例如，动态地)调整与不同类型的匹配相关联的优先级。为了促进自适应地调整优先级，在一些实施例中，存储器控制器可确定先前使用当前优先级预提取的数据的准确度(例如，实际上随后要求的百分比)。当准确度低于准确度(例如，百分比)阈值时，存储器控制器可调整当前优先级，例如，使得使要求间延迟存储器存取模式匹配优先于数据值存储器存取模式匹配。至少在一些例子中，自适应地调整不同类型的存储器存取模式匹配的优先级可促进改进数据预提取覆盖率，例如，通过使得能够预测不同后续存储器存取模式。以此方式，如下文将更详细描述，实施及/或操作根据本发明的存储器子系统可促进改进预测性数据预提取技术的效能(例如，覆盖率及/或准确度)，其至少在一些例子中可促进改进存储器子系统经部署于其中的计算系统的操作效率，例如，通过提高从较低(例如，高速缓存及/或预提取缓冲器)存储器层而非较高(例如，存储器阵列)存储器层检索经要求数据的可能性及/或通过降低经预提取数据污染较低存储器层的可能性。[0075]为了帮助说明，在图1中展示包含处理子系统12(例如，系统)及存储器子系统14(例如，系统)的计算系统10(例如，设备)的实例。应了解，描绘的实例仅希望是说明性的而非限制性的。特定来说，计算系统10可另外或替代地包含其它计算子系统。举例来说，计算系统10可另外包含联网子系统、射频子系统、用户输入子系统及/或显示器子系统。[0076]此外，在一些实施例中，计算系统10可经实施于单个电子装置中，例如桌上型计算机、工作站计算机、膝上型计算机、服务器、移动电话、虚拟现实耳机及/或类似物。在其它实施例中，计算系统10可分布于多个电子装置之间。举例来说，处理子系统12及存储器子系统14可经实施于主机装置中，而其它计算子系统，例如用户输入子系统及/或显示子系统，可经实施于客户端(例如，远程)装置中。实际上，在一些实施例中，计算子系统可分布于多个电子装置之间。举例来说，处理子系统12的第一部分及/或存储器子系统14的第一部分可经实施于主机装置中，而处理子系统12的第二部分及/或存储器子系统14的第二部分可经实施于客户端装置中。[0077]在任何情况中，在计算系统10的操作期间，处理子系统12通常执行各种操作，例如，以通过在处理器中执行用以对输入数据执行对应数据处理操作的指令确定输出数据。因此，作为描绘的实例，处理子系统12可包含处理电路系统16。在一些实施例中，处理电路系统16可包含于一或多个中央处理单元(cpu)、一或多个图形处理单元(gpu)、一或多个处理器核心或其任何组合中。[0078]因此，作为描绘的实例，处理子系统12可包含一或多个寄存器22。在一些实施例中，寄存器22可提供处理电路系统16可直接存取的一或多个存储(例如，寄存器)位置。然而，寄存器22的存储容量通常受到限制。因此，如在描绘的实例中，处理子系统12可经由一或多条通信总线20通信地耦合到提供额外数据存储容量的存储器子系统14。在一些实施例中，通信总线20可包含一或多条缆线、一或多条电线、一或多条导电迹线、一或多个通信网络或其任何组合。[0079]换句话来说，处理子系统12及存储器子系统14可经由一或多条通信总线20通信。举例来说，处理子系统12可将数据与要求(例如，请求或标定)将数据存储于存储器子系统14中的写入存储器存取请求及/或要求传回存储于存储器子系统14中的数据的读取存储器存取请求一起进行传递(例如，输出或传输)。另外或替代地，存储器子系统14可(例如)响应于读取存储器存取请求将存储于其中的目标数据传递(例如，输出或传回)到处理子系统12，以实现由处理子系统12的处理电路系统16进行处理及/或执行。[0080]为了提供数据存储，如在描绘的实例中，存储器子系统14可包含一或多个存储器装置18(例如，芯片或集成电路)。如下文将更详细描述，存储器装置18可包含组织成一或多个存储器阵列28的存储器单元(例如，电路系统)，且因此，可包含一或多个有形非暂时性计算机可读媒体。举例来说，存储器子系统14可包含经由外部通信(例如，存储器)总线20通信地耦合到处理子系统12的一或多个存储器装置18。[0081]然而，经由外部通信总线20的数据通信通常比外部通信总线20的处理器侧内的数据通信及/或外部通信总线20的存储器侧内的数据通信慢。至少在一些例子中，通信速度的差异及因此所得数据检索延迟可至少部分是由于外部通信总线20是与其它计算子系统共享、外部通信总线20的处理器侧上的组件与外部通信总线20的存储器侧上的组件之间的时序差异及/或外部通信总线20的处理器侧与外部通信总线20的存储器侧之间的通信距离。[0082]为了促进改进提供的数据存取速度，如在描绘的实例中，存储器子系统14可包含一或多个高速缓存24，其提供相较于存储器装置18更快的数据存取速度。在一些实施例中，高速缓存24可提供组织成一或多条高速缓存线30(例如)以存储也存储于实施于一或多个存储器装置18中的存储器阵列28中的数据例子(例如，副本)的存储(例如，高速缓存)位置。因此，在一些实施例中，高速缓存24可通信地耦合于存储器装置18与处理子系统12的处理电路系统16之间及/或用于实施相较于实施于存储器装置18中的存储器阵列28较低的存储器层。[0083]举例来说，存储器子系统14可包含实施于外部通信(例如，存储器)总线20的处理器侧上的一或多个处理器侧高速缓存24。在一些实施例中，处理器侧高速缓存24中的一或多者可与处理电路系统16集成。举例来说，处理器侧高速缓存24可包含与处理电路系统16一起实施于处理器芯片中的一级(l1)高速缓存、二级(l2)高速缓存及/或三级(l3)高速缓存。实际上，在一些实施例中，(例如，处理器侧)存储器控制器34可另外经实施于处理器芯片中。另外或替代地，存储器子系统14可包含实施于外部通信总线20的存储器侧上的一或多个存储器侧高速缓存24。换句话来说，在一些实施例中，存储器子系统14可包含实施于外部通信(例如，存储器)总线20的处理器侧上的第一(例如，处理器侧)部分及实施于外部通信总线20的存储器侧上的第二(例如，存储器侧)部分。[0084]在一些实施例中，计算系统10可另外包含一或多个预提取缓冲器32，其提供相较于存储器装置18更快的数据存取速度。举例来说，存储器子系统14的处理器侧可包含与其处理器侧高速缓存24相异(例如，分离)的处理器侧预提取缓冲器32。另外或替代地，存储器子系统14的存储器侧可包含与其存储器侧高速缓存24相异(例如，分离)的存储器侧预提取缓冲器32。[0085]此外，在一些实施例中，预提取缓冲器32可提供组织成一或多条缓冲器线33(例如)以存储从实施于一或多个存储器装置18中的存储器阵列28预提取(例如，在要求之前检索)的数据例子(例如，副本)的存储(例如，缓冲器)位置。因此，在一些实施例中，预提取缓冲器32可通信地耦合于存储器装置18与处理子系统12的处理电路系统16之间及/或用于实施相较于实施于存储器装置18中的存储器阵列28较低的存储器层。此外，在一些实施例中，预提取到预提取缓冲器32的数据可随后经传送到高速缓存24。因此，至少在此类实施例中，预提取缓冲器32可通信地耦合于高速缓存24与存储器装置18之间及/或用于实施相较于高速缓存24较高的存储器层。在其它实施例中，经预提取数据可直接经存储到高速缓存24中，且因此，可消除预提取缓冲器32(例如，其可为任选的)且其可不包含于计算系统10中，例如，以促进降低实施相关联成本，例如组件计数及/或物理占用面积(例如，大小)。[0086]在任何情况中，为了促进控制其中的数据存储，存储器子系统14可包含(例如)经由(例如，指令)通信总线20通信地耦合到高速缓存24、预提取缓冲器32及/或存储器装置18的一或多个存储器控制器(例如，控制逻辑及/或控制电路系统)34。如在描绘的实例中，在一些实施例中，存储器控制器34可使用多个控制器(例如，控制逻辑及/或控制电路系统)实施，例如高速缓存控制器36、预提取控制器38、主存储器控制器40或其任何组合。通常，主存储器控制器40可经实施及/或操作以控制一或多个存储器阵列28中的数据存储，且因此控制对应存储器阵列(例如，较高)存储器层中的数据存储。举例来说，在一些实施例中，主存储器控制器40可包含经实施及/或操作以控制一或多个dram存储器阵列28中的数据存储的动态随机存取存储器(dram)存储器控制器34。[0087]另外，高速缓存控制器36可通常经实施及/或操作以控制一或多个高速缓存24中的数据存储，且因此控制对应高速缓存(例如，较低)存储器层中的数据存储。举例来说，高速缓存控制器36可指示高速缓存24存储响应于读取存储器存取请求从存储器阵列28检索的数据副本(例如，例子)。另外或替代地，高速缓存控制器36可指示高速缓存24存储响应于写入存储器存取请求存储到存储器阵列28的数据副本。[0088]此外，在一些实施例中，预提取控制器38可经实施及/或操作以控制一或多个预提取缓冲器32中的数据存储，且因此控制对应预提取(例如，较低)存储器层中的数据存储。另外或替代地，预提取控制器38可促进预测性地从较高(例如，存储器阵列)存储器层预提取数据到较低(例如，高速缓存及/或预提取缓冲器)存储器层，例如，通过确定(例如，预测)后续存储器存取模式及将由后续存储器存取模式标定的一或多个数据块识别为候选预提取数据。[0089]此外，如上文描述，在一些实施例中，存储器子系统14可包含经由外部通信(例如，存储器)总线20耦合的处理器侧部分及存储器侧部分。因此，在一些实施例中，存储器子系统14可包含实施于外部通信总线20的存储器侧上的一或多个存储器控制器34，例如，作为存储器侧存储器控制器34。另外或替代地，存储器子系统14可包含实施于外部通信总线20的处理器侧上的一或多个存储器控制器34，例如，作为处理器侧存储器控制器34。[0090]为了帮助说明，包含耦合到存储器总线20a的处理子系统12a及处理器侧存储器子系统14a的计算系统10的处理器侧的实例在图2中展示。如上文描述，在一些实施例中，处理子系统12的处理电路系统16可使用一或多个处理器核心44实施。举例来说，处理子系统12a中的处理电路系统16a可包含至少一第一处理器核心44a及第p处理器核心44p。然而，应了解，描绘的实例仅希望是说明性的而非限制性的。举例来说，在其它实施例中，处理子系统12可包含单个处理器核心44或两个以上(例如，四个、八个或十六个)处理器核心44。[0091]另外，如上文描述，在一些实施例中，处理子系统12可包含一或多个寄存器22，其提供其处理电路系统16可直接存取的存储位置。举例来说，处理子系统12a可包含：至少一第一寄存器22a，其提供第一存储器核心44a可直接存取的存储位置；及第p寄存器22p，其提供第p处理器核心44p可直接存取的存储位置。为了促进增加提供于存储器总线20a的处理器侧上的存储容量，如上文描述，处理器侧存储器子系统14a可包含一或多个处理器侧高速缓存24a及/或处理器侧预提取缓冲器32a。在一些实施例中，处理器侧高速缓存24a及/或处理器侧预提取缓冲器32a可使用易失性存储器实施，例如静态随机存取存储器(sram)及/或动态随机存取存储器(dram)。[0092]此外，在一些实施例中，处理器侧高速缓存24a可经组织以实施一或多个分级(例如，高速缓存及/或缓冲器)存储器层。举例来说，处理器侧高速缓存24a可包含：私有处理器侧高速缓存46，其可用于实施一或多个处理器侧较低(例如，最低)存储器层；及共享处理器侧高速缓存48，其可用于实施处理器侧较高(例如，中间)存储器层。在一些实施例中，由共享处理器侧高速缓存48提供的数据存储可由至少第一处理器核心44a及第p处理器核心44p共享。举例来说，共享处理器侧高速缓存48可包含一或多个三级(l3)处理器侧高速缓存24a。[0093]另一方面，在一些实施例中，由私有处理器侧高速缓存46提供的数据存储可专用于对应处理器核心44。举例来说，第一一或多个私有处理器侧高速缓存46a可包含专用于第一处理器核心44a的一级(l1)处理器侧高速缓存24a及专用于第一处理器核心44a的二级(l2)处理器侧高速缓存24a。另外或替代地，第n一或多个私有处理器侧高速缓存46p可包含专用于第p处理器核心44p的一级(l1)处理器侧高速缓存24a及专用于第p处理器核心44p的二级(l2)处理器侧高速缓存24a。[0094]在任何情况中，处理器侧存储器控制器34a可通常控制计算系统10的处理器侧中的数据存储。换句话来说，在一些实施例中，处理器侧存储器控制器34a可控制实施于处理子系统12a中的处理器侧高速缓存24a、处理器侧预提取缓冲器32a及/或寄存器22中的数据存储。举例来说，处理器侧存储器控制器34a可控制数据存储使得由处理电路系统16a要求(例如，标定)的数据传回到其寄存器22中的一或多者。因此，如在描绘的实例中，处理器侧存储器控制器34a可经由一或多个处理器侧内部通信总线20b通信地耦合到处理电路系统16a、处理器侧高速缓存24a及/或处理器侧预提取缓冲器32a，例如，以使处理器侧存储器控制器34a能够确定由处理电路系统16a要求(例如，标定)的数据及/或输出指示(例如，致使)处理器侧存储器子系统14a调整其中的数据存储的控制(例如，命令)信号。[0095]特定来说，在一些实施例中，处理器侧存储器控制器34a可识别(例如)由处理子系统12a要求存储(例如，写入)于存储器子系统14中、由处理子系统12a要求从存储器子系统14检索(例如，读取)及/或预期(例如，预测)由处理子系统12a在即将到来的控制时程(例如，时间周期及/或一或多个时钟循环)期间将要求的目标数据块。另外，处理器侧存储器控制器34可确定目标数据块当前是否存储于处理器侧存储器子系统14a中，且因此确定目标数据块是否导致处理器侧未命中。此外，如上文描述，在一些实施例中，处理器侧存储器子系统14a可经由(例如)使用一或多个处理器侧高速缓存24及/或处理器侧预提取缓冲器32a实施的一或多个处理器侧较低存储器层提供数据存储。[0096]为了帮助说明，可经实施于存储器子系统14中的较低(例如，高速缓存及/或预提取缓冲器)存储器层50的实例在图3中展示。在一些实施例中，较低存储器层50可为高速缓存存储器层，且因此使用一或多个高速缓存24实施。另外或替代地，较低存储器层50可为预提取缓冲器存储器层，且因此使用一或多个预提取缓冲器32实施。[0097]在任何情况中，如在描绘的实例中，较低存储器层50可提供组织成多条线52(例如，高速缓存线30及/或缓冲器线33)的存储位置-也就是，第一条线52a、第l条线52l等。另外，如在描绘的实例中，包含于较低存储器层50的线52中的存储位置可经分配以使能够存储一或多个数据对象54，其各自包含数据块56及相关联元数据58。举例来说，第一线52a可经实施具有使能够存储d个有效数据对象54(包含至少一第一数据对象54a及第d数据对象54d)的线宽。然而，应了解，描绘的实例仅希望是说明性的而非限制性的。举例来说，在其它实施例中，较低(例如，高速缓存及/或预提取缓冲器)存储器层50中的线52可经分配具有使能够存储单个有效数据对象54、单个有效数据块56、两个以上有效数据对象54或两个以上有效数据块56的线宽。[0098]在任何情况中，数据块56通常包含(例如)预期将一起处理(例如，分析及/或解译)的相关数据位。另外，如在描绘的实例中，数据对象54中的元数据58可包含与数据对象54中的对应数据块56相关联的一或多个参数。举例来说，元数据58可包含标签参数60、有效性参数62及/或脏参数64。然而，应再次了解，描绘的实例仅希望是说明性的而非限制性的。举例来说，在其它实施例中，数据对象54中的元数据58可包含与数据对象54中的对应数据块56相关联的一或多个参数，例如事务上下文参数。[0099]在一些实施例中，包含于数据对象54中的有效性参数62可指示对应数据块56的有效性。举例来说，有效性参数62可包含有效性位，其在经设置(例如，“1”位或高)时指示数据块56是有效的且在未设置(例如，“0”位或低)时指示数据块56是无效的。另外或替代地，有效性参数62可促进检测数据块56是否有效及/或当无效时校正数据块56。举例来说，有效性参数62可包含一或多个错误校验代码，例如反转位、有毒位、奇偶校验位、错误检测码(edc)、错误校正码(ecc)、博斯-乔赫里霍-克文黑姆(bose–chaudhuri–hocquenghem)(bch)码、消息认证码(mac)、循环冗余校验(crc)码或其任何组合。[0100]另外，在一些实施例中，包含于数据对象54中的脏参数64可指示对应数据块56是否已经相对于存储于较高(例如，存储器阵列)存储器层中的数据块56的版本修改。举例来说，脏参数64可包含脏位，其在经设置(例如，“1”位或高)时指示数据块56已经修改且在未设置(例如，“0”位或低)时指示数据块56尚未被修改。换句话来说，至少在此类实施例中，脏参数64可在数据块56最初相对于存储于较高存储器层中的数据块56的版本经修改时切换。[0101]此外，在一些实施例中，包含于数据对象54中的标签参数60可促进识别数据对象54，且因此识别对应数据块56。在一些实施例中，相关联标签参数60的值可指示数据块56及/或对应数据对象54在地址空间中的存储位置，且因此，可用于识别数据块56及/或数据对象54。特定来说，在一些实施例中，标签参数60可指示数据块56的虚拟存储器地址、数据块56的物理存储器地址或基于数据块56的虚拟存储器地址及物理存储器地址确定的值。以此方式，一或多个较低(例如，高速缓存及/或预提取缓冲器)存储器层50可经实施于存储器子系统14中，例如，经实施于存储器子系统14的存储器侧上及/或存储器子系统14的处理器侧上。[0102]返回到图2的处理器侧存储器子系统14a，如在描绘的实例中，在一些实施例中，处理器侧存储器控制器34a可包含请求(例如，命令)队列66，其可用于在输出到存储器总线20a之前存储存储器存取请求。换句话来说，至少在此类实施例中，处理器侧存储器控制器34a可产生存储器存取请求且将存储器存取请求存储于请求队列66中。接着，处理器侧存储器子系统14a可从请求队列66检索存储器存取请求且将存储器存取请求输出到存储器总线20a。[0103]为了实现经由存储器总线20a通信，如在描绘的实例中，处理器侧存储器子系统14a可包含耦合于存储器总线20a与一或多个处理器侧内部通信总线20b之间的处理器侧总线接口67。在一些实施例中，处理器侧总线接口67可包含一或多个引脚，其可各自耦合到存储器总线20a的对应电线。通过以此方式实施计算系统10的处理器侧，处理器侧存储器控制器34a可经操作以(例如)在计算系统10的操作期间预测性地控制计算系统10的处理器侧中的数据存储。[0104]为了帮助进一步说明，在图4中描述用于操作计算系统10的处理器侧的过程68的实例。通常，过程68包含确定由处理电路系统要求的数据块(过程框70)、确定经要求数据块是否导致处理器侧未命中(决策框72)及在经要求数据块未导致处理器侧未命中时将从处理器侧层要求的数据块输出到处理电路系统(过程框74)。另外，当经要求数据块导致处理器侧未命中时，过程68包含从存储器侧请求经要求数据块(过程框76)、确定经要求数据块是否已经从存储器侧传回(决策框78)及在从存储器侧传回之后将经要求数据块供应到处理电路系统(过程框80)。[0105]尽管以表示特定实施例的特定顺序描述，但应注意，过程68可以任何合适的顺序执行。另外，过程68的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程68可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0106]因此，在一些实施例中，计算系统10的处理器侧存储器子系统14a中的处理器侧(例如，高速缓存及/或预提取缓冲器)存储器控制器34a可确定由计算系统10的处理子系统12中的处理电路系统16要求(例如，标定)返回的数据块56(过程框70)。在一些实施例中，处理电路系统16可使用对应(例如，目标)虚拟存储器地址识别经要求数据块56。至少部分基于虚拟存储器地址，处理器侧存储器控制器34a可确定对应(例如，目标)物理存储器地址，其识别计算系统10中的经要求数据块56的存储位置。[0107]另外，处理器侧存储器控制器34a可确定经要求数据块56是否导致处理器侧未命中(决策框72)。在一些实施例中，存储器控制器34可至少部分基于与数据块56相关联的虚拟存储器地址及/或物理存储器地址确定数据块56是否存储于较低存储器层50中。举例来说，至少部分基于其虚拟存储器地址及物理存储器地址，存储器控制器34可确定预期将与经要求(例如，目标或标定)数据块56相关联的标签参数60(例如，元数据58)的目标值。[0108]通过基于目标标签参数值搜索包含于每一处理器侧较低(例如，高速缓存及/或预提取缓冲器)存储器层50中的有效线52，处理器侧存储器控制器34a可确定经要求数据块56是否导致处理器侧未命中。举例来说，当目标标签参数值与包含于处理器侧较低存储器层50中的任何者中的标签参数值不匹配时，处理器侧存储器控制器34a可确定经要求数据块56会导致处理器侧未命中。另一方面，当目标标签参数值包含于处理器侧较低存储器层50的一或多个有效线52中时，处理器侧存储器控制器34a可确定经要求数据块56会导致处理器侧命中，且因此不会导致处理器侧未命中。[0109]当经要求数据块56不会导致处理器侧未命中时，处理器侧存储器控制器34a可指示处理器侧较低(例如，高速缓存及/或预提取缓冲器)存储器层50将经要求数据块56供应到处理电路系统16，例如，以促进改进计算系统10的数据检索速度，且因此，改进其操作效率(过程框74)。特定来说，处理器侧存储器控制器34a可指示处理器侧较低存储器层50输出具有匹配预期将与经要求数据块56相关联的目标标签参数值的有效标签参数值的线52(例如，高速缓存线30或缓冲器线33)。当存储于较高存储器侧存储器层(例如，共享处理器侧高速缓存48)中时，在一些实施例中，经要求数据块56可在到达处理电路系统16之前穿过一或多个处理器侧较低存储器层50(例如，私有处理器侧高速缓存46)。[0110]另一方面，当其导致处理器侧未命中时，处理器侧存储器控制器34a可请求从计算系统10的存储器侧返回经要求数据块56(过程框76)。如上文描述，为了请求传回经要求数据块56，在一些实施例中，处理器侧存储器控制器34a可产生读取(例如，要求)存储器存取请求，其可在经由存储器(例如，外部通信)总线20a输出到计算系统10的存储器侧之前经存储于请求队列66中。另外，如上文描述，在一些实施例中，处理器侧总线接口67可耦合于存储器总线20a与一或多个处理器侧内部通信总线20b之间。因此，至少在此类实施例中，处理器侧总线接口67可经由一或多个处理器侧内部通信总线20b接收存储器存取请求及将所述存储器存取请求路由到存储器总线20a。[0111]一旦经要求数据块56从计算系统10的存储器侧传回，则处理器侧存储器控制器34a可指示处理器侧存储器子系统14a将经要求数据块56供应到处理子系统12(过程框80)。举例来说，处理器侧存储器控制器34a可指示处理器侧总线接口67经由一或多个处理器侧内部通信总线20b将经要求数据块56从存储器总线20a路由到一或多个寄存器22，其可由处理子系统12的处理电路系统16直接存取。在一些实施例中，处理器侧存储器控制器34a可另外指示处理器侧存储器子系统14a将经要求数据块56的副本(例如，例子)存储于一或多个处理器侧高速缓存24a，例如，以在处理电路系统16随后再次要求传回数据块56时促进减小数据检索延时。[0112]如上文描述，在一些实施例中，标定(例如，要求)传回数据块56的读取存储器存取请求可包含一或多个读取请求参数。举例来说，一或多个读取请求参数可包含由处理电路系统16使用以识别目标数据块56或存储目标数据块56的存储器子系统14中的存储位置的虚拟存储器地址、存储目标数据块56的存储位置的物理存储器地址(例如，行地址及列地址配对)、目标数据块56的大小(例如，位深度)及/或读取启用指示符(例如，位)。因此，如下文将更详细描述，计算系统10的存储器侧可至少部分基于其中指示的一或多个请求参数的值识别及传回由读取存储器存取请求标定(例如，要求)的数据块56。[0113]为了帮助说明，在图5中展示可经实施于计算系统10的存储器侧中的存储器侧存储器子系统14b的实例。如上文描述，计算系统10的存储器侧存储器子系统14b及处理器侧可经由存储器(例如，外部通信)总线20a通信地耦合，例如，使得计算系统10的处理器侧中的处理电路系统16及存储器侧存储器控制器34b通信地耦合到存储器总线20a的相对端。为了促进经由存储器总线20a的通信，如在描绘的实例中，存储器侧存储器子系统14b可包含耦合于存储器总线20a与一或多个存储器侧内部通信总线20c之间的存储器侧总线接口86。在一些实施例中，存储器侧总线接口86可包含一或多个引脚，其可各自耦合到存储器总线20a的对应电线。[0114]另外，如在描绘的实例中，存储器侧存储器子系统14b可包含一或多个存储器侧高速缓存24b、存储器侧预提取缓冲器32b及一或多个存储器装置18a。然而，应了解，描绘的实例仅希望是说明性的而非限制性的。举例来说，在其它实施例中，存储器侧高速缓存24及/或存储器侧预提取缓冲器31可为任选的且因此可不包含于存储器子系统14中。[0115]在任何情况中，如上文描述，存储器子系统14可包含一或多个存储器装置18。举例来说，存储器子系统14可包含一或多个非易失性存储器装置18及/或一或多个易失性存储器装置18。通常，非易失性存储器装置18可使用非易失性存储器提供数据存储。举例来说，非易失性存储器装置18可包含快闪(例如，nand)存储器装置、相变存储器(例如，3dxpointtm)装置、铁电随机存取存储器(feram)装置、固态驱动器(ssd)、硬盘驱动器(hdd)或其任何组合。另一方面，易失性存储器装置18通常可使用易失性存储器提供数据存储。举例来说，易失性存储器装置18可包含动态随机存取存储器(dram)装置、静态随机存取存储器(sram)装置或两者。[0116]此外，在一些实施例中，多个存储器装置18可经实施于存储器模块上，例如双列直插式存储器模块(dimm)或单列直插式存储器模块(simm)。举例来说，存储器模块可包含印刷电路板(pcb)及安置于印刷电路板的平坦或平面(例如，前或背)表面上的多个存储器装置18。另外，存储器装置18可经由形成于印刷电路板上的导电迹线耦合到沿着印刷电路板的(例如，底部)边缘形成的外部引脚。[0117]然而，应了解，存储器装置18中的一或多者可使用其它包装技术实施。举例来说，存储器装置18可耦合到(例如，硅)中介层以实施2.5d配置。另外或替代地，存储器装置18可经堆叠以实施3d配置。此外，在一些实施例中，存储器装置18可使用有机封装技术实施。换句话来说，在一些实施例中，本发明中描述的技术可经实施为封装上解决方案。[0118]在任何情况中，不同存储器类型通常提供影响操作效率及/或实施方案相关联成本的不同折衷，所述成本例如存储器子系统14绩因此存储器子系统14经部署于其中的计算系统10的组件计数、制造步骤及/或物理占用面积。举例来说，非易失性存储器通常提供相较于易失性存储器更高(例如，更大)数据存储密度。另外，非易失性存储器单元与易失性存储器单元相比即使是在未通电状态中也可维持数据存储。另一方面，易失性存储器通常提供相较于非易失性存储器更快的数据存取(例如，读取及/或写入)速度。实际上，静态随机存取存储器(sram)通常提供相较于动态随机存取存储器(dram)更快的数据存取速度。[0119]因此，为了促进改进数据存取速度，在一些实施例中，易失性存储器装置18可用于实施相较于非易失性存储器装置18更低(例如，更小及更快)的存储器层，举例来说，非易失性存储器装置18实施最高(例如，最大及最慢)存储器层。如上文描述，在一些实施例中，一或多个存储器装置18中的存储器单元可经组织成存储器阵列28以实施对应存储器层。举例来说，存储器侧存储器子系统14b中的非易失性存储器单元可经组织成与存储器子系统14中的存储(例如，最高及/或非易失性)存储器层对应的存储存储器阵列88。[0120]另外，在一些实施例中，易失性存储器单元可经组织成一或多个存储器通道存储器阵列90，例如，各自与不同存储器(例如，dram)通道对应。作为说明性实例，存储器侧存储器子系统14b中的易失性存储器单元可经组织成与第一存储器通道对应的第一存储器通道存储器阵列90a。另外或替代地，存储器侧存储器子系统14b中的易失性存储器单元可经组织成与第m存储器通道对应的第m存储器通道存储器阵列90m。[0121]在图6中展示可经实施于一或多个存储器装置18中的存储器阵列28a的实例。如在描绘的实例中，存储器阵列28a可经耦合到存储器阵列控制电路系统-也就是，行选择(例如，解码器)电路系统92及列选择(例如，解码器)电路系统94。另外，如在描绘的实例中，存储器阵列28a可包含经由形成于第一(例如，水平)方向上的字线98耦合到行选择电路系统92及经由形成于第二(例如，垂直)方向上的位线102耦合到放大器电路系统100的存储器单元96。[0122]在一些实施例中，每一存储器单元96可包含切换组件，例如金属氧化物场效晶体管(mosfet)及存储组件，例如电容器。举例来说，存储器单元96可经实施使得其mosfet耦合于位线102及其存储电容器之间，且其mosfet的栅极耦合到字线98。因而，在一些实施例中，每一存储器单元96可用于存储一个数据位。举例来说，存储器单元96可在存储于其中的电荷导致高于阈值电压的电压时指示1位(例如，逻辑高位)。另一方面，存储器单元96可在存储于其中的电荷导致小于阈值电压的电压时指示0位(例如，逻辑低位)。在其它实施例中，存储器单元96可经实施以存储多个数据位。举例来说，四电平单元(qlc)nand存储器中的存储器单元96可经实施以存储两个数据位。[0123]在任何情况中，如在描绘的实例中，存储器单元96可经组织成可各自由对应行(例如，页面)地址识别的一或多个存储器单元行104(例如，存储器页面)及可各自由对应列地址识别的一或多个存储器单元列106。在一些实施例中，存储器单元行104可包含耦合到(例如，一条)字线98的存储器单元96中的每一者。举例来说，第一存储器单元行104a(例如，第一存储器页面)可包含耦合到第一字线98a的存储器单元96中的每一者，且第r存储器单元行104r(例如，第r存储器单元页面)可包含耦合到第r字线98r的存储器单元96中的每一者。[0124]如在描绘的实例中，以此方式组织存储器阵列28a可使能够将存储器单元96组织成适于存储数据块56的存储(例如，存储器)位置。举例来说，第一数据块56a可经存储于包含第一存储器单元行104a及第一存储器单元列106a中的存储器单元96的第一存储位置处，第二数据块56b可经存储于包含第r存储器单元行104r及第二存储器单元列106b中的存储器单元96的第二存储位置处，且第w数据块56w可经存储于包含第一存储器单元行104a及第k存储器单元列106k中的存储器单元96的第w存储位置处。在其它实施例中，存储器阵列28中的存储器单元96将被分组到适于存储包含数据块56及对应元数据58的数据对象54的一或多个存储位置中。[0125]在任何情况中，如上文描述，行选择电路系统92可经由对应字线98连接到存储器阵列28a的存储器单元行104(例如，存储器页面)。为了实现对存储器页面中的存储位置的存取(例如，从所述存储位置读取及/或写入到所述存储位置)，行选择电路系统92可激活包含于存储器页面中的存储器单元96。举例来说，在一些实施例中，行选择电路系统92可通过经由对应字线98输出预充电控制信号对存储器页面(例如，存储器单元行104)预充电，且随后，通过经由对应字线98输出激活(例如，逻辑高)控制信号激活存储器页面，这致使存储器页面中的每一存储器单元96的切换组件将其存储组件电耦合(例如，连接)到对应位线102。[0126]此外，如在描绘的实例中，列选择电路系统94可经由对应放大器电路系统100耦合到存储器单元列106。换句话来说，如在描绘的实例中，列选择电路系统94可经由第一位线102a及第一放大器电路系统100a耦合到第一存储器单元列106a，经由第二位线102b及第二放大器电路系统100b耦合到第二存储器单元列106b，经由第k位线102k及第k放大器电路系统100k耦合到第k存储器单元列106k，以此类推。在一些实施例中，放大器电路系统100可包含促进将数据存储(例如，写入)到存储器单元96中的驱动器放大器及/或促进从存储器单元96输出(例如，读取)数据的感测放大器。[0127]另外，在一些实施例中，列选择电路系统94可选择性地实现对经激活存储器页面(例如，存储器单元行104)中的存储位置的存取(例如，从所述存储位置读取及/或写入到所述存储位置)，例如，通过将列选择(例如，逻辑高)控制信号输出到对应放大器电路系统100。换句话来说，为了从第一存储器单元列106a中的存储位置读取数据(例如，第一数据块56a)及/或将数据写入到所述存储位置，列选择电路系统94可将列选择控制信号输出到第一放大器电路系统100a。类似地，为了从第二存储器单元列106b中的存储位置读取数据(例如，第二数据块56b)及/或将数据写入到所述存储位置，列选择电路系统94可将列选择控制信号输出到第二放大器电路系统100b。此外，为了从第k存储器单元列106k中的存储位置读取数据(例如，第w数据块56)及/或将数据写入到所述存储位置，列选择电路系统94可将列选择控制信号输出到第k放大器电路系统100k。以此方式，一或多个存储器装置18中的存储器单元96可经组织以实施存储器子系统14中的存储器阵列28。[0128]返回到图5的存储器侧存储器子系统14b，除存储器阵列28之外，如在描绘的实例中，存储器侧存储器子系统14b可包含一或多个存储器侧高速缓存24b及/或存储器侧预提取缓冲器32b。如上文描述，存储器侧高速缓存24b及/或存储器侧预提取缓冲器32b可经实施于存储器子系统14中以提供相较于实施于存储器子系统14中的存储器阵列28更低(例如，高速缓存及/或预提取缓冲器)存储器层50。换句话来说，在一些实施例中，存储器侧高速缓存24b及/或存储器预提取缓冲器32b可经实施以平均提供相较于存储器阵列28更快的数据存取速度。[0129]因此，在一些实施例中，存储器侧高速缓存24b及/或存储器侧预提取缓冲器32b也可使用易失性存储器实施。举例来说，存储器侧高速缓存24b及/或存储器侧预提取缓冲器32b可用静态随机存取存储器(sram)实施，而易失性存储器阵列28用动态随机存取存储器(dram)实施。另外或替代地，存储器侧高速缓存24b及/或存储器侧预提取缓冲器32b可使用与易失性存储器阵列28相同的存储器类型(例如，dram)实施。实际上，在一些实施例中，一或多个存储器侧高速缓存24可经实施于易失性存储器装置18中。[0130]此外，在一些实施例中，存储器侧高速缓存24b可分级地组织。举例来说，存储器侧高速缓存24b可包含一或多个存储器通道高速缓存108及共享存储器侧高速缓存110。在一些实施例中，存储器通道高速缓存108可专用于对应存储器通道，而共享存储器侧高速缓存110可在多个存储器通道之间共享。举例来说，第一一或多个存储器通道高速缓存108a可专用于由第一存储器通道存储器阵列74a实施的第一存储器通道，而第m一或多个存储器通道高速缓存108m可专用于由第m存储器通道存储器阵列74m实施的第m存储器通道。另一方面，共享存储器侧高速缓存110可至少由第一存储器通道及第m存储器通道共享。因此，在一些实施例中，共享存储器侧高速缓存110可经实施以在存储器侧存储器子系统14b中提供相较于存储器通道高速缓存108更低(例如，最低)存储器层50。[0131]在任何情况中，存储器侧存储器控制器34b可通常控制存储器侧存储器子系统14b中的数据存储。举例来说，存储器侧存储器控制器34b可控制数据是否存储于存储器侧高速缓存24b、存储器侧预提取缓冲器32b、易失性存储器装置18、非易失性存储器装置18或其任何组合中。换句话来说，在一些实施例中，存储器侧存储器控制器34b可控制数据是否存储于由存储器侧高速缓存24b提供的(例如，最低存储器侧)存储器层、由存储器侧预提取缓冲器32b提供的(例如，较低中间)存储器层、由至少部分实施于易失性存储器装置18中的易失性存储器阵列28提供的(例如，较高中间)存储器层、由至少部分实施于非易失性存储器装置18中的非易失性存储器阵列28提供的(例如，最高)存储器层或其任何组合中。因此，如在描绘的实例中，存储器侧存储器控制器34b可经由一或多个存储器侧内部通信总线20c通信地耦合到存储器侧高速缓存24b、存储器侧预提取缓冲器32b及/或存储器装置18a，例如，以使存储器侧存储器控制器34b能够搜索目标数据及/或输出指示(例如，致使)存储器侧存储器子系统14b调整其中的数据存储的控制(例如，命令)信号。[0132]如下文将更详细描述，为了促进改进计算系统操作效率，在一些实施例中，(存储器侧及/或处理器侧)存储器控制器34可预测性地(例如，先发制人地)控制(例如，调整)存储器子系统14中的数据存储。举例来说，存储器控制器34可预测将在即将到来的(例如，后续)控制时程(例如，一或多个时钟循环或时间周期)期间出现的后续存储器存取模式及将存储于由经预测存储器存取模式标定的存储位置(例如，存储器地址)处的数据块56识别为候选预提取数据块56。另外，当候选预提取数据块56尚未存储于较低(例如，高速缓存及/或预提取缓冲器)存储器层50中时，存储器控制器34可将候选预提取数据块56识别为将从较高(例如，存储器阵列)存储器层预提取到较低存储器层50的目标预提取数据块56，借此使得数据块56在随后被要求时能够从较低存储器层50(而非较高存储器层)供应。[0133]因为存储器存取模式通常是略微循环的(例如，重复的)，所以在一些实施例中，(例如，存储器侧及/或处理器侧)存储器控制器34可至少部分基于与在后续存储器存取模式之前满足的一或多个存储器存取请求相关联的存储器存取信息112预测后续存储器存取模式。换句话来说，为了促进预测性地控制数据存储，存储器控制器34可历史跟踪与存储器存取请求相关联的存储器存取信息112。为了促进跟踪存储器存取信息112，在一些实施例中，存储器控制器34可利用机器学习块114，例如，其实施神经网络技术，例如递归神经网络(rnn)技术及/或长短期记忆(lstm)技术。另外或替代地，存储器控制器34可经由一或多个历史存储器存取信息表116明确地跟踪存储器存取信息112。[0134]为了帮助说明，在图7中展示可由(例如，处理器侧或存储器侧)存储器控制器34确定及/或利用的历史存储器存取信息表116a的实例。如在描绘的实例中，历史存储器存取信息表116a可包含一或多个表条目(例如，行)118。另外，如在描绘的实例中，每一表条目118可包含存储器地址参数字段(例如，列)120及一或多个相关参数字段(例如，列)122。然而，应了解，描绘的实例仅希望是说明性的而非限制性的。举例来说，在其它实施例中，历史存储器存取信息表116可另外或替代地包含其它类型的数据、字段及/或信息。[0135]关于描绘的实例，历史存储器存取信息表116a中的每一表条目118可与先前由存储器子系统14满足的存储器存取请求或当前由存储器子系统14满足的存储器存取请求相关联。换句话来说，在一些实施例中，(例如，存储器侧及/或处理器侧)存储器控制器34可(例如)响应于存储器存取请求的接收及/或满足确定与存储器存取请求相关联的表条目118以包含于历史存储器存取信息表116a中。即，如下文将更详细描述，存储器控制器34可确定将在表条目118的存储器地址参数字段120中指示的存储器地址参数及将在表条目118的相关参数字段122中指示的一或多个相关参数。[0136]为了促进使表条目118与存储器存取请求相关联，在一些实施例中，表条目118可经产生以识别由其存储器地址参数字段120中的存储器存取请求标定的存储位置。举例来说，第一表条目118a可在其存储器地址参数字段120中包含识别由第一存储器存取请求标定的第一存储位置的第一存储器地址参数，借此指示第一表条目118a与第一存储器存取请求相关联(例如，第一表条目118a源自第一存储器存取请求)。另外，第二表条目118b可在其存储器地址参数字段120中包含识别由第二存储器存取请求标定的第二存储位置的第二存储器地址参数，借此指示第二表条目118b与第二存储器存取请求相关联(例如，第二表条目118b源自第二存储器存取请求)。此外，第三表条目118c可在其存储器地址参数字段120中包含识别由第三存储器存取请求标定的第三存储位置的第三存储器地址参数，借此指示第三表条目118c与第三存储器存取请求相关联(例如，第三表条目118c源自第三存储器存取请求)。[0137]如上文描述，表条目118可使识在其存储器地址参数字段120中识别的存储位置(例如，存储器地址)与在其相关参数字段122中指示的一或多个相关参数相关联。举例来说，与存储器存取请求相关联的表条目118可包含数据值相关参数字段122，其可用于指示至少部分基于用于指示由存储器存取请求标定以用于存储(例如，写入)到在其存储器地址参数字段120中识别的存储位置或从所述存储位置检索的数据块56中的原始数据值的数据位确定的数据值相关参数。另外或替代地，表条目118可包含要求间延迟相关参数字段122，其可用于指示至少部分基于标定在其存储器地址参数字段120中识别的存储位置的存储器存取请求的要求(例如，接收及/或传输)时间确定的要求间延迟相关参数。此外，在一些实施例中，与存储器存取请求相关联的表条目118可包含要求间地址步幅相关参数字段122，其可用于指示由存储器存取请求标定的存储位置与由先前(例如，前一)存储器存取请求标定的存储位置之间的步长(例如，距离)。[0138]如上文描述，在一些实施例中，与存储器存取请求相关联的一或多个相关参数可指示存储器存取请求的事务上下文。在一些实施例中，存储器存取请求的事务上下文可经由在相关联(例如，对应)表条目118的对应事务上下文相关参数字段122中指示的一或多个事务上下文参数明确识别。举例来说，表条目118可包含：第一事务上下文相关参数字段122，其可用于指示识别与由存储器存取请求标定的存储位置相关联的处理器上下文参数；第二事务上下文相关参数字段122，其可用于指示识别与由存储器存取请求标定的存储位置相关联的处理器核心44的处理器核心上下文参数；第三事务上下文相关参数字段122，其可用于指示识别与由存储器存取请求标定的存储位置相关联的应用程序的应用程序上下文参数；第四事务上下文相关参数字段122，其可用于指示识别与由存储器存取请求标定的存储位置相关联的应用程序指令的应用程序指令上下文参数，或其任何组合。[0139]通常不同上下文参数集可与不同事务上下文对应。实际上，在一些实施例中，指示存储器存取请求的事务上下文的一组事务上下文参数可经组合以(例如)通过对一组事务上下文参数执行哈希操作(例如，函数)产生经组合事务上下文参数。换句话来说，在此类实施例中，表条目118可包含经组合(例如，经哈希)事务上下文相关参数字段122，其可用于指示标定在其存储器地址参数字段120中识别的存储位置的存储器存取请求的事务上下文的经组合(例如，经哈希)事务上下文参数。[0140]在其它实施例中，存储器存取请求的事务上下文可(例如)通过将历史存储器存取信息表116组织成多个表区段使得每一表区段与不同事务上下文对应而在历史存储器存取信息表116中间接指示。换句话来说，在此类实施例中，历史存储器存取信息表116中的每一表条目可用于指示与不同经组合事务上下文参数或一组不同事务上下文参数对应的表条目118。举例来说，历史存储器存取信息表116a可包含专用于指示与具有第一事务上下文的存储器存取请求相关联的表条目118的第一表区段、专用于指示与具有第二事务上下文的存储器存取请求相关联的表条目118的第二表区段等。[0141]然而，在一些实施例中，与存储器存取请求相关联的事务上下文可能未明确地从处理子系统12传递到存储器子系统14。尽管如此，在一些实施例中，历史存储器存取信息表116可经组织成多个表区段中(例如)使得每一表区段与不同群组(例如，范围)的存储位置(例如，存储器地址)及/或不同类型的存储器存取对应。作为说明性实例，历史存储器存取信息表116a可包含专用于指示与标定包含于第一群组的存储位置中的存储位置的存储器存取请求相关联的表条目118(例如，存储器存取信息112)的第一表区段、专用于指示与标定包含于第二(例如，不同)群组的存储位置中的存储位置的存储器存取请求相关联的表条目118的第二表区段等。另外或替代地，历史存储器存取信息表116a可包含专用于指示与读取存储器存取请求相关联的表条目118的读取存取表区段及专用于指示与写入存储器存取请求相关联的表条目118的写入存取表区段。[0142]为了促进历史跟踪存储器存取信息112，在一些实施例中，表条目118可根据对应存储器存取请求(例如)相对于在历史存储器存取信息表116及/或历史存储器存取信息表116的对应表区段中指示的一或多个其它表条目118的按时间顺序的满足顺序在历史存储器存取信息表116中指示。仅作为说明性实例，在一些实施例中，历史存储器存取信息表116a可按时间顺序组织使得与存储器存取请求相关联的表条目118经附加到与更早满足的存储器存取请求相关联的另一表条目118。举例来说，因为与第二存储器存取请求相关联的第二表条目118b经附加到与第一存储器存取请求相关联的第一表条目118a，所以在此类实施例中，历史存储器存取信息表116a可指示第一存储器存取请求是在第二存储器存取请求满足之前满足。类似地，因为与第三存储器存取请求相关联的第三表条目118c经附加到与第二存储器存取请求相关联的第二表条目118b，所以在此类实施例中，历史存储器存取信息表116a可指示第二存储器存取请求是在第三存储器存取请求满足之前满足。[0143]此外，在一些实施例中，经由历史存储器存取信息表116历史跟踪存储器存取信息112可使(例如，存储器侧及/或处理器侧)存储器控制器34能够确定一或多个(例如，先前、当前及/或后续)存储器存取模式，例如，通过对历史存储器存取信息表116执行表游走(tablewalk)操作。作为说明性实例，为了促进确定以第三存储器存取请求结束的存储器存取模式，存储器控制器34可确定在与第三存储器存取请求相关联的第三表条目118c中指示的存储器存取信息112。当存储器存取模式的目标序列长度大于1(例如，大于或等于2)时，存储器控制器34可按时间顺序从第三表条目118c游走回到与在第三存储器存取请求之前满足的第二存储器存取请求相关联的第二表条目118b，借此使存储器控制器34能够至少部分基于在与第三存储器存取请求相关联的第三表条目118c中指示的存储器存取信息112以及在与第二存储器存取请求相关联的第二表条目118b中指示的存储器存取信息112确定存储器存取模式。[0144]以类似方式，历史存储器存取信息表116可使能够确定以不同存储器存取请求结束及/或具有不同(例如，更长)序列长度的存储器存取模式。为了帮助说明，继续上文实例，当存储器存取模式的目标序列长度大于2(例如，大于或等于3)时，存储器控制器34可按时间顺序从第二表条目118b游走回到与在第二存储器存取请求之前满足的第一存储器存取请求相关联的第一表条目118c，借此使存储器控制器34能够至少部分基于在与第三存储器存取请求相关联的第三表条目118c中指示的存储器存取信息112、在与第二存储器存取请求相关联的第二表条目118b中指示的存储器存取信息112及在与第一存储器存取请求相关联的第一表条目118a中指示的存储器存取信息112确定存储器存取模式。如上文描述，在一些实施例中，(处理器侧及/或存储器侧)存储器控制器34可另外或替代地经由实施机器学习技术(例如神经网络技术)的机器学习块114跟踪存储器存取信息112。[0145]为了帮助说明，在图8中展示机器学习块114的实例-也就是，神经网络块114a，其实施可由(例如，处理器侧及/或存储器侧)存储器控制器34利用的神经网络(例如，机器学习)技术。如在描绘的实例中，神经网络块114a可包含具有经由一或多个层互连126连接的一或多个隐藏(例如，卷积)层124的神经网络131。另外，如在描绘的实例中，隐藏层124可包含一或多个节点128，其各自应用一权重。举例来说，第一隐藏层124a中的节点128可将权重应用于一或多个输入参数130且经由一或多个层互连126将加权的结果输出到下游隐藏层124。另外，第h隐藏层124h中的节点128可将权重应用于输入(例如，从上游隐藏层124接收的结果)以确定一或多个输出参数132。[0146]然而，应了解，描绘的实例仅希望是说明性的而非限制性的。特定来说，在一些实施例中，神经网络块114可实施递归神经网络(rnn)技术及/或长短期记忆(lstm)技术。因此，在此类实施例中，实施于神经网络块114中的神经网络131可包含一或多个重复(例如，双曲正切)隐藏层126、一或多个遗忘门(例如，s型)隐藏层126、一或多个输入门(例如，s型)隐藏层126、一或多个输出门(例如，s型)隐藏层126或其任何组合。举例来说，遗忘门隐藏层126、输入门隐藏层126、重复隐藏层126及输出门隐藏层126可分组在一起作为神经网络131中的单元。另外，在此类实施例中，神经网络块114可确定单元(例如，内部)状态信息，其至少部分基于供应到神经网络131的一组输入参数130在其神经网络131的每一循环期间选择性地更新。[0147]在一些实施例中，在其神经网络131的循环期间供应(例如，输入)到神经网络块114a的一组输入参数130可包含一或多个经要求存储地址参数142及一或多个相关参数144。换句话来说，在一些实施例中，神经网络块114a的循环可至少部分通过供应在循环期间将由其神经网络131使用及/或考虑的一组输入参数130初始化。实际上，在一些实施例中，在神经网络131的先前循环期间确定(例如，输出)的一或多个输出参数132，例如经预测后续存储器存取模式134及/或先前预测错误140，可经馈送回以用于包含于在后续循环期间供应到神经网络131的一组输入参数130中。[0148]如上文描述，存储器地址参数可(例如)经由对应绝对存储器地址(例如，行地址及列地址配对)识别存储器子系统14中的存储位置。另外，如上文描述，可经由要求(例如，读取及/或写入)存储器存取请求要求(例如，标定及/或请求)对存储器子系统14的存储器阵列28中的存储位置的存储器(例如，读取及/或写入)存取。举例来说，当存储于经要求存储位置处的目标数据块56导致处理器侧未命中时可经由读取(例如，要求)存储器存取请求要求对存储器阵列28中的存储位置的读取存取。因而，在一些实施例中，包含于一组输入参数130中的经要求存储器地址参数142可(例如)在神经网络131的先前循环初始化之后的时间周期期间识别已请求存取其的存储器子系统14中的存储位置。[0149]此外，如在描绘的实例中，包含于一组输入参数130中的相关参数144可包含一或多个数据值相关参数146、一或多个要求间延迟相关参数148、一或多个事务上下文参数150、一或多个要求间地址步幅相关参数151或其任何组合。如上文描述，与存储器存取请求相关联的要求间地址步幅相关参数151可至少部分基于由存储器存取请求标定的存储位置与由先前(例如，前一)存储器存取请求标定的存储位置之间的步长(例如，距离)确定。因此，在一些实施例中，一组输入参数130可包含一或多个要求间地址步幅相关参数148，其各自与由包含于一组输入参数130中的经要求存储器地址参数142识别的存储位置对应。[0150]另外，如上文描述，与存储器存取请求相关联的要求间延迟相关参数148可至少部分基于存储器存取请求的要求(例如接收及/或传输)时间与先前(例如，前一)存储器存取请求的要求时间之间的持续时间确定。因此，在一些实施例中，一组输入参数130可包含一或多个要求间延迟相关参数148，其各自与由包含于一组输入参数130中的经要求存储器地址参数142识别的存储位置对应。[0151]此外，如上文描述，与存储器存取请求相关联的数据值相关参数146可至少部分基于用于指示响应于存储器存取请求写入(例如，存储)到存储器子系统14中的存储位置或从所述存储位置读取(例如，检索)的数据块56中的原始数据值的数据位确定。因此，在一些实施例中，一组输入参数130可包含一或多个数据值相关参数146，其各自与由包含于一组输入参数130中的经要求存储器地址参数142识别的存储位置对应。实际上，在一些实施例中，多个不同数据值相关参数146可与相同存储位置相关联，且因此包含于供应到神经网络块114a的一组输入参数130中，例如，这是由于用于指示与存储位置相关联的目标数据块56中的原始数据值的数据位是使用多个不同默认解译进行解译。[0152]此外，如上文描述，一组事务上下文参数150可与存储器存取请求相关联以指示存储器存取请求的事务上下文。举例来说，在一些实施例中，一组事务上下文参数150可包含处理器上下文参数、处理器核心上下文参数、应用程序上下文参数及/或应用程序指令上下文参数。因此，在此类实施例中，一组输入参数130可包含一或多组事务上下文参数150，其各自指示与由包含于一组输入参数130中的经要求存储器地址参数142识别的存储位置相关联的事务上下文。另外或替代地，如上文描述，指示事务上下文的一组事务上下文参数150可(例如)至少部分通过对一组事务上下文参数150执行哈希操作(例如，函数)经组合成指示事务上下文的经组合事务上下文参数150。因此，在此类实施例中，一组输入参数130可另外或替代地包含一或多个经组合事务上下文参数150，其各自指示与由包含于一组输入参数130中的经要求存储器地址参数142识别的存储位置相关联的事务上下文。[0153]在其它实施例中，存储器存取请求的事务上下文可(例如)通过实施各自与不同事务上下文对应的多个神经网络131由神经网络块114a间接考虑。换句话来说，在此类实施例中，神经网络块114a中的每一神经网络131可经实施以确定与不同事务上下文相关联(例如，预期源自不同事务上下文)的经预测后续存储器存取模式134。举例来说，神经网络块114a可包含经实施以确定与第一事务上下文相关联的第一经预测后续存储器存取模式134的第一神经网络131、经实施以确定与第二(例如，不同)事务上下文相关联的第二经预测后续存储器存取模式134的第二神经网络131等。替代地，神经网络块114a可包含经实施以选择性地在与第一事务上下文相关联的第一神经网络配置(例如，权重)、与第二事务上下文相关联的第二神经网络配置(例如，权重)等之间切换的单个神经网络131。[0154]然而，如上文描述，在一些实施例中，与存储器存取请求相关联的事务上下文可能未明确地从处理子系统12传递到存储器子系统14。尽管如此，在一些实施例中，神经网路块114a包含(例如)经实施使得每一神经网络131与不同类型的相关参数144及/或不同类型的存储器存取对应的多个神经网络131。作为说明性实例，神经网络块114a可包含经实施以基于一或多个数据值相关参数146的值确定数据值经预测后续存储器存取模式134的数据值(例如，第一)神经网络131及经实施以基于一或多个要求间延迟相关参数148的值确定要求间延迟经预测后续存储器存取模式134的要求间延迟(例如，第二)神经网络131。另外或替代地，神经网络块114a可包含经实施以基于与读取存储器存取请求相关联的存储器存取信息112(例如，经要求存储器地址参数142及相关参数144)确定读取存取经预测后续存储器存取模式134的读取存取(例如，第一)神经网络131及经实施以基于与写入存储器存取请求相关联的存储器存取信息112确定写入存取经预测后续存储器存取模式134的写入存取(例如，第二)神经网络131。[0155]至少部分基于在循环期间供应的一组输入参数130，作为循环的结果，神经网络131可确定一或多个输出参数132，例如预期在即将到来(例如，后续)控制时程(例如，一或多个时钟循环或时间周期)期间出现的经预测后续存储器存取模式134。如上文描述，存储器存取模式可要求(例如，标定)传回存储于存储器子系统14中的一或多个数据块56。另外，如上文描述，从较低(例如，高速缓存及/或预提取缓冲器)存储器层50检索经要求数据通常比从较高(例如，存储器阵列)存储器层检索经要求数据快。因而，为了促进改进计算系统操作效率，由经预测后续存储器存取模式134要求传回的一或多个数据块56可经识别为可考虑用于预提取到一或多个较低(例如，高速缓存及/或预提取缓冲器)存储器层50的候选预提取数据。[0156]然而，当数据块56的副本(例如，例子)已经存储于较低存储器层50中时，将数据块56的额外副本存储于较低存储器层50中可对计算系统操作效率提供有限改进，且至少在一些例子中，实际上可能降低所得计算系统操作效率，例如，这是由于数据块56的额外(例如，冗余)副本的存储会导致另一数据块56过早地从较低存储器层50逐出且因此潜在地污染较低存储器层50。因而，在一些实施例中，候选预提取数据块56的预提取可在数据块56的有效副本已经存储于一或多个较低存储器层50中时取消。另一方面，当候选预提取数据块56的有效副本未存储于一或多个较低存储器层50中时，候选预提取数据块56可经识别为目标预提取数据138，其经标定用于从较高(例如，存储器阵列)存储器层预提取到一或多个较低(例如，高速缓存及/或预提取缓冲器)存储器层50。[0157]除经预测后续存储器存取模式134之外，在一些实施例中，神经网络块114a的输出参数132可另外包含先前预测错误140，其指示在神经网络131的先前循环(例如，穿过)期间确定的经预测后续存储器存取模式134中的错误。换句话来说，在一些实施例中，先前预测错误140可指示在先前循环期间确定的经预测后续存储器存取模式134相对于在对应时间周期(例如，一或多个时钟循环)期间实际上出现的存储器存取模式的准确度。举例来说，先前预测错误140可至少部分基于从在先前循环期间确定的经预测后续存储器存取模式134识别的实际上是在对应时间周期期间要求的目标预提取数据138的百分比确定。因而，为了促进在神经网络131的后续循环期间确定先前预测错误140，在一些实施例中，可将源自先前循环的经预测后续存储器存取模式134馈送回以包含于在后续循环期间将供应到神经网络131的一组输入参数130中。[0158]实际上，为了促进改进后续预测准确度，在一些实施例中，经确定为神经网络131的先前循环的结果的先前预测错误140也可直接馈送回(例如)到神经网络131及/或以包含于在后续循环期间将供应到神经网络131的一组输入参数130中。特定来说，至少部分基于在先前循环期间确定的先前预测错误140，在一些实施例中，将在后续循环期间使用的神经网络131的配置可自适应地(例如，动态地)调整(例如，更新)，例如，通过调整隐藏层124的数目、每隐藏层124节点128的数目、由一或多个节点128应用的权重及/或一或多个层互连126的配置(例如，数目及/或经互连节点128)。换句话来说，在一些实施例中，神经网络131的配置(例如，权重)可使用迭代地调整配置以减少(例如，最小化)预测错误的随机梯度下降技术更新。使用其经更新配置，神经网络131可处理在后续循环期间供应的一组输入参数130以确定经预测后续存储器存取模式134，其至少在一些例子中可相较于使用神经网络131的先前配置确定的经预测后续存储器存取模式134更紧密地匹配实际后续存储器存取模式。[0159]此外，在一些实施例中，神经网络131可在循环期间至少部分基于在一或多个先前循环期间供应到神经网络131的一或多组输入参数130确定经预测后续存储器存取模式134。换句话来说，至少在此类实施例中，神经网络块114a可间接跟踪在其神经网络131的多个不同循环期间供应的多组输入参数130中指示的存储器存取信息112且相应地(例如)至少部分通过选择性地将单元状态信息前向载送(例如，留存)到后续循环确定预期将在即将到来的控制时程期间出现的经预测后续存储器存取模式134。为了促进改进计算系统操作效率，接着，存储器子系统14可至少部分基于经预测后续存储器存取模式134(例如)通过从较高(例如，存储器阵列)存储器层预测性地预提取从经预测后续存储器存取模式138识别的目标预提取数据138到一或多个较低(例如，高速缓存及/或预提取缓冲器)存储器层50预测性地控制其分级存储器层中的一或多者中的数据存储。[0160]为了帮助说明，在图9中描述用于操作存储器侧存储器子系统14b的过程152的实例。通常，过程152包含从处理器侧接收要求存储器存取请求(过程框154)、确定由要求存储器存取请求要求的存取类型(过程框156)、确定由要求存储器存取请求标定的存储器阵列中的存储位置(过程框158)及确定要求存储器存取请求是否会导致存储器侧较低层未命中(决策框162)。[0161]另外，过程152包含当经要求存储位置不会导致存储器侧较低存储器层未命中时提供对存储器侧较低存储器层的经要求存取(过程框164)及当经要求存储位置会导致存储器侧较低存储器层未命中时提供对存储器阵列的经要求存取(过程框166)。此外，过程152包含更新存储器存取信息(过程框168)及确定是否已接收到另一要求存储器存取请求(决策框170)。当尚未接收另一要求存储器存取请求时，过程152包含基于存储器存取信息预测后续数据存取模式(过程框172)及将在经预测后续存储器存取模式中识别的目标预提取数据从存储器阵列预提取到较低存储器层(过程框174)。[0162]尽管以表示特定实施例的特定顺序描述，但应注意，过程152可以任何合适的顺序执行。另外，过程152的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程152可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0163]因此，在一些实施例中，实施于计算系统10的存储器侧存储器子系统14b中的存储器侧存储器控制器34b可接收从计算系统10的处理器侧输出的要求(例如，读取或写入)存储器存取请求(过程框154)。如上文描述，在一些实施例中，处理器侧存储器子系统14a可经由存储器总线20a输出存储器存取请求，且存储器侧总线接口86可耦合于存储器总线20a与一或多个存储器侧内部通信总线20c之间。因此，至少在此类实施例中，存储器侧总线接口86可从存储器总线20a接收存储器存取请求且经由一或多个存储器侧内部通信总线20c将所述存储器存取请求路由到存储器侧存储器控制器34b。[0164]另外，存储器侧存储器控制器34b可确定由存储器存取请求要求的存取类型(过程框156)。如上文描述，在一些实施例中，存储器存取请求可包含将由存储器子系统14使用以提供由存储器存取请求要求的存储器(例如，数据)存取的一或多个请求参数。特定来说，如上文描述，包含于存储器存取请求中的请求参数可指示被要求的存储器存取类型。举例来说，请求参数可包含存取类型位(例如，指示符)，其在经设置(例如，“1”位或高)时指示要求读取存取且在未设置(例如，“0”或低)时指示要求写入存取。因此，在此类实施例中，存储器侧存储器控制器34b可至少部分基于包含于要求存储器存取请求中的一或多个请求参数的值确定要求存储器存取请求是正要求读取存取还是写入存取。[0165]此外，存储器侧存储器控制器34b可确定由要求存储器存取请求标定的存储器侧存储器子系统14b的存储器阵列28中的存储位置(过程框158)。如上文描述，在一些实施例中，存储器存取请求可包含识别经标定用于由存储器存取请求存取的存储器子系统14中的存储位置的虚拟存储器地址及/或物理存储器地址(例如，行地址及列地址配对)的一或多个请求参数。因此，在此类实施例中，存储器侧存储器控制器34b可至少部分基于包含于要求存储器存取请求中的一或多个请求参数的值确定(例如，识别)存储器阵列28中的经要求存储位置(过程框156)。[0166]存储器侧存储器控制器34b可确定经要求存储位置是否会导致存储器侧较低(例如，高速缓存及/或预提取缓冲器)存储器层未命中(决策框162)。在一些实施例中，存储器侧存储器控制器34b可至少部分基于与数据块56相关联的虚拟存储器地址及/或物理存储器地址确定存储器地址是否会导致存储器侧较低存储器层50。举例来说，至少部分基于其虚拟存储器地址及物理存储器地址，存储器控制器34b可确定预期将与存储器阵列28中的经要求存储位置相关联的标签参数60(例如，元数据58)的目标值。[0167]通过基于目标标签参数值搜索包含于每一存储器侧较低(例如，高速缓存及/或预提取缓冲器)存储器层50中的有效线52，存储器侧存储器控制器34b可确定经要求存储位置是否导致存储器侧较低存储器层未命中。举例来说，当目标标签参数值与包含于存储器侧较低存储器层50中的任何者中的标签参数值不匹配时，存储器侧存储器控制器34b可确定经要求存储位置会导致存储器侧较低存储器层50未命中。另一方面，当目标标签参数值包含于存储器侧较低存储器层50的一或多个有效线52中时，存储器侧存储器控制器34b可确定经要求存储位置会导致存储器侧较低存储器层50命中，且因此不会导致存储器侧较低存储器层50未命中。[0168]当经要求存储位置不会导致存储器侧较低存储器层50未命中时，存储器侧存储器控制器34b可指示存储器侧较低(例如，高速缓存及/或预提取缓冲器)存储器层50提供经要求存储器存取(过程框164)。特定来说，当要求读取存取时，存储器侧存储器控制器34b可指示存储器侧较低存储器层50输出具有匹配预期将与经要求存储位置相关联且因此与存储于经要求存储位置处的数据块56相关联的目标标签参数值的标签参数值的线52。当存储于较高存储器层(例如，存储器通道高速缓存108)中时，在一些实施例中，经要求数据块56可在输出到存储器总线20a之前穿过一或多个存储器侧较低存储器层50(例如，共享存储器侧高速缓存94)。另外或替代地，当要求写入存取时，存储器侧存储器控制器34b可指示存储器侧较低存储器层50将与要求存储器存取请求一起从存储器总线20a接收的目标数据块56存储于具有匹配预期将与经要求存储位置相关联的目标标签参数值的标签参数值的线52中。[0169]另一方面，当经要求存储位置导致存储器侧较低存储器层未命中时，存储器侧存储器控制器34b可指示存储器阵列28提供经要求存储器存取(过程框166)。特定来说，当要求读取存取时，存储器侧存储器控制器34b可将经要求数据块56定位于存储器阵列28中且指示存储器阵列28输出目标数据块56(过程框164)。举例来说，存储器侧存储器控制器34b可指示行选择电路系统92激活经要求数据块56存储于其中的存储器阵列28的存储器单元行104。在一些实施例中，行选择电路系统92可激活由与经要求数据块56相关联的行地址识别的存储器单元行104。另外，在一些实施例中，行选择电路系统92可通过将激活(例如，逻辑高)信号输出到耦合到存储器单元行104的存储器单元96的字线98激活存储器单元行104。[0170]此外，在一些实施例中，列选择电路系统94可通过选择耦合到由与经要求数据块56相关联的列地址识别的存储器单元列106的放大器电路系统100从经激活存储器单元行104读取经要求数据块56。另外或替代地，列选择电路系统94可基于与经要求数据块56相关联的列地址多路复用来自每一存储器单元列106的输出。在从存储器阵列28输出之后，在一些实施例中，经要求数据块56可在被输出到存储器总线20a之前穿过一或多个存储器侧较低存储器层50(例如，共享存储器侧高速缓存110)。[0171]另一方面，当要求写入存取时，存储器侧存储器控制器34b可将经要求存储位置定位于存储器阵列28中且指示存储器阵列28将目标数据块56存储于经要求(例如，标定)存储位置处。为了将目标数据块56存储于存储器阵列28中，在一些实施例中，存储器侧存储器控制器34b可指示行选择电路系统92激活包含目标数据块56将存储于其处的经要求存储位置的存储器阵列28的存储器单元行104。换句话来说，在此类实施例中，行选择电路系统92可激活由经要求存储位置的行地址识别的存储器单元行104。另外，在一些实施例中，行选择电路系统92可通过将激活(例如，逻辑高)信号输出到耦合到存储器单元行104的存储器单元96的字线98激活存储器单元行104。[0172]为了将目标数据块56存储于经激活存储器单元行104中，在一些实施例中，存储器侧存储器控制器34b可(例如)至少部分通过将目标数据块56供应到放大器电路系统100以使实施于放大器电路系统100中的驱动器放大器能够放大用于指示目标数据块56的电信号的功率(例如，电流及/或电压)指示列选择电路系统94选择耦合到包含目标数据块56将存储于其处的经要求存储位置的存储器阵列28的存储器单元列106的放大器电路系统100。换句话来说，在一些实施例中，列选择电路系统94可通过选择耦合到由与经要求存储位置的列地址识别的存储器单元列106的放大器电路系统100促进将目标数据块56写入到经激活存储器单元行104。在一些实施例中，存储器侧存储器控制器34b可另外指示存储器子系统14将数据块56的例子存储于一或多个存储器侧较低(例如，高速缓存及/或预提取缓冲器)存储器层50中(例如)以促进在随后再次要求数据块56时减少数据检索延时。[0173]在任何情况中，为了促进预测后续存储器存取模式，存储器侧存储器控制器34b可用与要求存储器存取请求相关联的存储器存取信息112更新存储器存取信息112(过程框168)。在一些实施例中，存储器侧存储器控制器34b可通过包含(例如，添加)与供应到机器学习块114(例如神经网络块114a)的一组输入参数130中的要求存储器存取请求相关联的存储器存取信息112更新存储器存取信息112。另外或替代地，存储器侧存储器控制器34b可至少部分基于与要求存储器存取请求相关联的存储器存取信息112更新历史存储器存取信息表116。[0174]为了帮助说明，在图10中描述用于更新可由(例如，存储器侧或处理器侧)存储器控制器34监测及/或使用的历史存储器存取信息表116的过程176的实例。通常，过程176包含确定识别存储器阵列中的经要求存储位置的存储器地址参数(过程框178)、确定与经要求存储位置相关联的相关参数(过程框180)及将存储器地址参数及相关参数指示为历史存储器存取信息表中的条目(过程框182)。[0175]尽管以表示特定实施例的特定顺序描述，但应注意，过程176可以任何合适的顺序执行。另外，过程176的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程176可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0176]因此，在一些实施例中，实施于存储器子系统14中的(例如，存储器侧及/或处理器侧)存储器控制器34可确定经要求存储器地址参数142，其识别由要求(例如，读取或写入)存储器存取请求标定的存储器子系统14中的存储位置(过程框178)。如上文描述，在一些实施例中，存储器存取请求可包含将由存储器子系统14使用以提供由存储器存取请求要求的存储器(例如，数据)存取的一或多个请求参数。举例来说，一或多个请求参数可指示经标定用于由存储器存取请求存取的存储器子系统14中的存储位置的虚拟存储器地址及/或物理存储器地址(例如，行地址及列地址配对)。因此，在此类实施例中，存储器控制器34可至少部分基于包含于要求存储器存取请求中的一或多个请求参数的值确定识别存储器子系统14中的经要求存储位置的要求存储器地址参数142。[0177]另外，存储器控制器34可确定与经要求存储位置相关联的一或多个相关参数144(过程框180)。如上文描述，在一些实施例中，与经要求存储位置相关联的相关参数144可包含要求间延迟相关参数148。换句话来说，在一些实施例中，确定与经要求存储位置相关联的相关参数144可包含确定与经要求存储位置相关联的一或多个要求间延迟相关参数148(过程框182)。[0178]为了帮助说明，在图11中描述用于确定要求间延迟相关参数148的过程184的实例。通常，过程184包含确定与先前存储器存取请求相关联的要求时间(过程框186)、确定与后续存储器存取请求相关联的要求时间(过程框188)及确定先前要求时间与后续要求时间之间的持续时间(过程框190)。[0179]尽管以表示特定实施例的特定顺序描述，但应注意，过程184可以任何合适的顺序执行。另外，过程184的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程184可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0180]因此，在一些实施例中，实施于计算系统10中的(例如，存储器侧及/或处理器侧)存储器控制器34可确定与先前存储器存取请求相关联的要求时间(过程框186)。当实施于计算系统10的处理器侧中时，在一些实施例中，存储器控制器34可使用先前存储器存取请求输出(例如，传输)到存储器总线20a的传输时间确定先前要求时间。另一方面，当实施于计算系统10的存储器侧中时，在一些实施例中，存储器控制器34可使用先前存储器存取请求从存储器总线20a输出(例如，接收)的接收时间确定先前要求时间。[0181]另外，存储器控制器34可确定与后续存储器存取请求相关联的要求时间，例如，后续存储器存取请求将直接在先前存储器存取请求之后满足(过程框188)。当实施于计算系统10的处理器侧中时，在一些实施例中，存储器控制器34可使用后续存储器存取请求输出(例如，传输)到存储器总线20a的传输时间确定后续要求时间。另一方面，当实施于计算系统10的存储器侧中时，在一些实施例中，存储器控制器34可使用后续存储器存取请求从存储器总线20a输出(例如，接收)的接收时间确定后续要求时间。[0182]此外，存储器控制器34可确定与先前存储器存取请求相关联的先前要求时间与相关联于后续存储器存取请求的后续要求时间之间的持续时间(过程框190)。在一些实施例中，持续时间可基于在先前要求时间与后续要求时间之间经过的时钟循环的数目指示。另外或替代地，持续时间可经指示为先前要求时间与后续要求时间之间的绝对时间差。此外，在一些实施例中，先前要求时间与后续要求时间之间的持续时间可直接用作与后续存储器存取请求相关联且因此与由后续存储器存取请求标定的存储位置相关联的要求间延迟相关参数148。[0183]如下文将更详细描述，在一些实施例中，后续存储器存取模式可至少部分基于与不同存储器存取请求相关联(例如，源自不同存储器存取请求)的要求间延迟相关参数148之间的相关性预测。然而，至少在一些例子中，先前要求时间与后续要求时间之间的持续时间可包含噪声(例如，抖动及/或中断)，例如服务一或多个处理器中断花费的时间、执行一或多个存储器刷新花费的时间及/或执行一或多个其它背景(例如，无关)操作花费的时间。换句话来说，因为背景操作，例如处理器中断，通常偶发地(例如，不可预测地)发生，所以在一些例子中，使用使用连续存储器存取请求之间的时间差直接设置的要求间延迟相关参数148预测后续存储器存取模式可限制数据预提取技术的效能，例如，这是由于包含服务处理器中断花费的时间会导致不适当匹配被识别及/或匹配不会被无意地识别。[0184]因此，为了促进改进预提取效能(例如，准确度及/或覆盖率)，在一些实施例中，存储器控制器34可在所得值用作与后续存储器存取请求相关联的要求间延迟相关参数148之前处理先前要求时间与后续要求时间之间的持续时间以移除(例如，滤除)噪声，例如执行(例如，服务)背景操作的时间。换句话来说，在此类实施例中，存储器控制器34可预处理持续时间以确定经噪声过滤的要求间延迟，接着，所述要求间延迟可用作与后续存储器存取请求相关联的要求间延迟相关参数148。[0185]如上文描述，在一些实施例中，背景(例如，无关)操作可包含处理器中断及/或背景存储器操作，例如易失性存储器刷新。因此，在一些实施例中，确定经噪声过滤的要求间延迟可包含处理先前要求时间与后续要求时间之间的持续时间以忽略服务一或多个处理器中断花费的时间(过程框192)。另外或替代地，确定经噪声过滤的要求间延迟可包含处理先前要求时间与后续要求时间之间的持续时间以忽略执行背景存储器操作(例如易失性存储器刷新)花费的时间(过程框194)。在一些实施例中，存储器控制器34可通过延迟先前要求时间、将后续要求时间提前或两者以抵消执行背景操作花费的时间处理先前要求时间与后续要求时间之间的持续时间以忽略执行背景操作(例如处理器中断及/或存储器刷新)花费的时间。[0186]另外或替代地，确定经噪声过滤的要求间延迟可包含处理先前要求时间与后续要求时间之间的持续时间以将持续时间量化到较粗粒度(过程框196)。举例来说，存储器控制器34可至少部分通过将先前要求时间与后续要求时间之间的持续时间量化到最接近的四个时钟循环粒度确定经噪声过滤的要求间延迟。另外或替代地，基于较粗粒度，存储器控制器34可记录存储器存取请求序列以人为地忽略由背景操作(例如处理器中断)造成的存储器存取请求。举例来说，存储器控制器34可记录所述序列使得实际上发生于先前存储器存取请求与后续存储器存取请求之间的背景操作(例如，处理器中断)存储器存取请求与先前存储器存取请求或后续存储器存取请求交换位置，借此人为地使后续存储器存取请求直接在先前存储器存取请求之后。因而，使用经记录序列，存储器控制器34可确定先前存储器存取请求与后续存储器存取之间的经噪声过滤的要求间延迟，其可用作与后续存储器存取请求及/或由后续存储器存取请求标定的存储位置相关联的要求间延迟相关参数148。以此方式，存储器子系统14可操作以确定将包含于存储器存取信息112中的一或多个要求间延迟相关参数148，例如，将在历史存储器存取信息表116指示及/或将输入到机器学习块114，例如神经网络块114a。[0187]返回到图10的过程176，如上文描述，在一些实施例中，与经要求存储位置相关联的相关参数144可另外或替代地包含指示与标定经要求存储位置的存储器存取请求相关联的事务上下文的一或多个事务上下文参数150。换句话来说，在此类实施例中，与经要求存储位置相关联的相关参数144可另外或替代地包含确定指示与标定经要求存储位置的存储器存取请求相关联的事务上下文的一或多个事务上下文参数150。此外，如上文描述，在一些实施例中，与经要求存储位置相关联的相关参数144可另外或替代地包含与经标定用于存储(例如，写入)到经要求存储位置及/或用于从经要求存储位置检索(例如，读取)的数据块56相关联的一或多个数据值相关参数146。换句话来说，在此类实施例中，确定与经要求存储位置相关联的相关参数144可另外或替代地包含确定与将写入到经要求存储位置及/或将从经要求存储位置读取的目标数据块56相关联的一或多个数据值相关参数146(过程框198)。[0188]为了帮助说明，在图12中描述用于确定数据值相关参数146的过程200的实例。通常，过程200包含确定由存储器存取请求标定的数据块(过程框202)及解译目标数据块的数据位(过程框204)。尽管以表示特定实施例的特定顺序描述，但应注意，过程200可以任何合适的顺序执行。另外，过程200的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程200可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0189]因此，在一些实施例中，实施于计算系统10中的存储器子系统14中的(例如，存储器侧及/或处理器侧)存储器控制器34可确定(例如，识别)由要求存储器存取请求标定的数据块56(过程框202)。如上文描述，经由写入存储器存取请求，计算系统10的处理器侧可要求将与写入存储器存取请求一起接收及/或包含于写入存储器存取请求中的数据块56存储于存储器子系统14中的经要求存储位置处。因而，当存储器存取请求是写入存储器存取请求时，存储器控制器34可将与写入存储器存取请求一起接收及/或包含于写入存储器存取请求中的数据块56识别为目标数据块56。[0190]另外，如上文描述，经由读取存储器存取请求，计算系统10的处理器侧要求(例如，标定)从存储器子系统14中的经要求存储位置检索数据块56。此外，如上文描述，存储器存取请求可包含识别存储器存取请求要求存取的存储器子系统14中的存储位置的一或多个请求参数。因而，当要求存储器存取请求是读取存储器存取请求时，存储器控制器34可至少部分基于其读取存取参数中的一或多者识别经要求存储位置及将存储于经要求存储位置处的数据块56识别为目标数据块56。[0191]为了促进确定将与目标数据块56相关联的一或多个数据值相关参数146，存储器控制器34可确定用于指示目标数据块56中的原始数据值的数据位，例如，以排除用于指示元数据58的位(过程框204)。在一些实施例中，存储器控制器34可直接将数据位中的每一者用作与目标数据块56相关联的数据值相关参数146。换句话来说，在此类实施例中，存储器控制器34可直接将在目标数据块56中指示的原始数据位用作与目标数据块56相关联的数据值相关参数146。[0192]如下文将更详细描述，在一些实施例中，后续存储器存取模式可至少部分基于与不同存储器存取请求相关联(例如，源自不同存储器存取请求)的数据值相关参数146之间的相关性进行预测。然而，至少在一些例子中，预测性数据预提取技术的效能可随相关参数144的位深度变化，例如，由于较大(例如，较长)位深度会提高过拟合神经网络131的可能性及/或会增加将历史跟踪的唯一值的数目。仅作为说明性非限制性实例，预测性数据预提取技术可在使用了32个位相关参数144时历史跟踪2^32个唯一值，而数据预提取技术可在使用了四个位相关参数114时历史跟踪2^4个唯一值。因而，至少在一些例子中，使用使用原始数据值直接设置的数据值相关参数146预测后续存储器存取模式可限制数据预提取技术的效能，例如，这是由于较大数目个唯一值会导致匹配不会被无意地识别及/或增加在匹配被识别之前的持续时间(例如，延时)。[0193]因此，为了促进改进数据预提取效能(例如，准确度及/或覆盖率)，在一些实施例中，存储器控制器34可处理目标数据块56的一或多个数据位以提取代表性数据值，至少在一些例子中，其可以相较于原始数据值更慢的速率改变。换句话来说，在此类实施例中，存储器控制器34可预处理一或多个数据位以确定代表在目标数据块56中指示的原始数据值的值，所述值接着可用作与要求存储器存取请求相关联的数据值相关参数146。举例来说，在一些实施例中，存储器控制器34可通过确定用于指示目标数据块56中的原始数据值的逻辑高数据位(例如，“1位”)的数目确定与目标数据块56相关联的代表性数据值。换句话来说，在此类实施例中，存储器控制器34可将代表性数据值且因此将与目标数据块56相关联的数据值相关参数146确定为目标数据块56中的数据位中的1的计数(过程框206)。[0194]另外或替代地，存储器控制器34可通过解译目标数据块56的数据位确定代表性数据值且因此确定将与目标数据块56相关联的数据值相关参数146。然而，至少在一些例子中，对相同数据位的不同解译可导致不同数据值被确定。举例来说，将数据位解译为整数值可导致与将数据位解译为浮点值相比不同的数据值。此外，至少在一些例子中，相同原始数据值可使用不同数据位指示，例如，取决于数据位是希望被解译为整数值还是被解译为浮点值。实际上，因为数据块56是在处理子系统12的处理电路系统16中进行处理(例如，解译)，所以至少在一些例子中，存储器子系统14且因此其存储器控制器34可能未察觉到包含于数据块56中的数据位的预期(例如，适当)解译。[0195]因而，在一些实施例中，存储器控制器34可通过使用一或多个默认解译解译目标数据块56的数据位确定与目标数据块56相关联的一或多个代表性数据值，例如，而不考虑数据位的预期解译(过程框208)。在一些实施例中，数据块56的数据位可用于指示多个原始数据值，例如，在数据块56用于指示阵列或矩阵时。因而，在一些实施例中，使用默认解译解译目标数据块56的数据位可包含将数据位组织成一或多个自然对准的子块(过程框210)。举例来说，存储器控制器34可将目标数据块56的数据位分组成一或多个8位子块、一或多个16位子块、一或多个32位子块、一或多个64位子块、一或多个128位子块、一或多个256位子块中，或其任何组合。[0196]在一些实施例中，存储器控制器34可分组目标数据块56的数据位使得相同大小(例如，类型)的子块不重叠。举例来说，存储器控制器34可分组数据位使得第一8位子块包含在目标数据块56的位位置0到位位置7处指示的数据位，第二8位子块包含在目标数据块56的位位置8到位位置15处指示的数据位，以此类推。另外或替代地，存储器控制器34可分组目标数据块56的数据位使得不同子块部分重叠。为了帮助说明，继续上文实例，存储器控制器34可分组数据位使得16位子块包含在目标数据块56的位位置0到位位置15处指示的数据位，且因此与第一8位子块部分重叠，也与第二8位子块部分重叠。实际上，在一些实施例中，存储器控制器34可分组目标数据块56的数据位使得相同大小的一或多个子块部分重叠。举例来说，存储器控制器34可分组数据位使得第一8位子块包含在目标数据块56的位位置0到位位置7处指示的数据位，而第二8位子块包含在目标数据块56的位位置1到位位置8处指示的数据位。[0197]此外，在一些实施例中，使用默认解译解译目标数据块56的数据位可包含将目标数据块56作为整体及/或在目标数据块56中识别的一或多个子块解译为整数值及四舍五入到较粗精度(例如，较短位深度)，例如，无论实际上是否希望解译为整数值(过程框212)。换句话来说，为了促进确定与目标数据块56相关联的代表性数据值，在一些此类实施例中，即使是在实际上希望被解译为一或多个浮点值时，存储器控制器34也可将目标数据块56的数据位解译为一或多个整数值。另外或替代地，在一些此类实施例中，即使是在实际上希望被解译为单个(例如，整数或浮点)值时，存储器控制器34也可将目标数据块56的数据位解译为多个整数值。[0198]此外，在一些实施例中，使用默认解译解译目标数据块56的数据位可包含将目标数据块56作为整体及/或在目标数据块56中识别的一或多个子块解译为浮点值及四舍五入到较粗精度(例如，较短位深度)，例如，无论实际上是否希望解译为浮点数(过程框214)。换句话来说，为了促进确定与目标数据块56相关联的代表性数据值，在一些此类实施例中，即使是在实际上希望被解译为一或多个整数值时，存储器控制器34也可将目标数据块56的数据位解译为一或多个浮点值。另外或替代地，在一些此类实施例中，即使是在实际上希望被解译为单个(例如，整数或浮点)值时，存储器控制器34也可将目标数据块56的数据位解译为多个浮点值。以此方式，存储器控制器34可使用一或多个默认解译解译目标数据块56的数据位以确定一或多个代表性数据值且因此确定将与目标数据块56相关联的一或多个数据值相关参数146。[0199]为了确定将与目标数据块56相关联的数据值相关参数146，在一些实施例中，存储器控制器34可另外或替代地读取在目标数据块56中的特定位位置子集处指示的数据位(过程框216)。换句话来说，在此类实施例中，存储器控制器34可通过读取在包含于特定位位置子集中的每一代表性数据值位位置处指示的数据位的值确定代表性数据值且因此确定将与目标数据块56相关联的数据值相关参数146。在一些实施例中，可预先确定包含于特定位位置子集中的代表性数据值位位置。举例来说，存储器控制器34可将代表性数据值且因此将与目标数据块56相关联的数据值相关参数146确定为在目标数据块56的n个高位位置(例如，n个最高有效位)中指示的数据位。在其它实施例中，包含于特定位位置子集中的代表性数据值位位置可自适应地(例如，动态地)选择，例如，以促进进一步改进预测性数据预提取技术的效能(例如，覆盖率及/或准确度)。[0200]为了帮助说明，在图13中描述用于自适应地确定(例如，选择)目标代表性数据值位位置的过程218的实例。通常，过程218包含确定多个先前数据值的数据位(过程框220)、确定位值在其处改变的位位置(过程框222)及选择变化位位置作为目标代表性数据值位位置(过程框224)。尽管以表示特定实施例的特定顺序描述，但应注意，过程218可以任何合适的顺序执行。另外，过程218的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程218可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0201]因此，在一些实施例中，实施于存储器子系统14中的(例如，存储器侧及/或处理器侧)存储器控制器34可确定用于指示由多个先前满足的存储器存取请求标定的数据块56中的原始数据值的数据位(过程框220)。如上文描述，在一些实施例中，由要求存储器存取请求标定用于存储在存储器子系统14中的经要求存储位置处及/或从所述经要求存储位置检索的数据块56可由包含于相关联存储器存取信息112中(例如，在历史存储器存取信息表116a的相关联表条目118中指示)的经要求存储器地址参数142识别。因此，在一些此类实施例中，存储器控制器34可至少部分通过从由包含于与标定数据块56的存储器存取请求相关联的存储器存取信息112中的经要求存储器地址参数142识别的经要求存储位置读取数据位确定用于指示先前经标定数据块56中的原始数据值的数据位。[0202]另外，存储器控制器34可确定位值在多个先前经标定数据块56的过程内在其处变化的一或多个位位置(过程框222)。在一些实施例中，存储器控制器34可通过对在位位置处指示的位值执行异或(xor)确定位位置处的位值在多个先前经标定数据块56的过程内是否变化。举例来说，存储器控制器34可对在先前经标定数据块56中的每一者中的第一位位置处指示的位值进行异或以确定第一位位置处的位置是否改变、对在先前经标定数据块56中的每一者中的第二位位置处指示的位置进行异或以确定第二位位置处的位值是否改变，以此类推。在此类实施例中，存储器控制器34可在异或的结果是逻辑高(例如，“1位”)时确定在特定位位置处指示的位值在先前经标定数据块56的过程内发生变化及在异或的结果是逻辑低(例如，“0位”)时确定在特定位位置处指示的位值在先前经标定数据块56的过程内未变化。[0203]接着，存储器控制器34可选择位值在先前经标定数据块56的过程内在其处变化的位位置中的一或多者以包含于特定位位置子集中，读取所述位位置以确定代表性数据值且因此确定将与随后经标定数据块56相关联的数据值相关参数146(过程框224)。在一些实施例中，位值在先前经标定数据块56的过程内的其处变化的位位置中的每一者可经选择作为包含于特定位位置子集中的目标代表性数据值位位置。另外，为了促进确定将与随后经标定数据块56相关联的数据值相关参数146，在一些实施例中，存储器控制器34可(例如)经由存储器控制器34中的寄存器将目标代表性数据值位位置的指示存储于存储器子系统14中。以此方式，(例如，存储器侧及/或处理器侧)存储器控制器34可自适应地选择一或多个目标代表性数据值位位置，读取所述位位置以确定(例如)除与随后经标定数据块56相关联的一或多个其它相关参数144(例如要求间延迟相关参数148)之外的与随后经标定数据块56相关联的数据值相关参数146。[0204]如上文描述，在一些实施例中，一或多个相关参数144可通过将一或多个相关参数144及存储器地址参数142(其识别经要求存储位置)包含于供应到机器学习块114(例如神经网络块114a)中与存储器子系统14中的经要求存储位置相关联。另外或替代地，如上文描述，一或多个相关参数144可经由历史存储器存取信息表116与经要求存储位置相关联。举例来说，返回到图10的过程176，为了使一或多个相关参数144与经要求存储位置相关联，存储器控制器34可将一或多个相关参数144及经要求存储器地址参数142(其识别经要求存储位置)指示为历史存储器存取信息表116中的表条目118(过程框182)。[0205]如上文描述，为了促进进一步改进数据预提取效能，在一些实施例中，可将历史存储器存取信息表116组织成多个表区段。举例来说，在一些实施例中，历史存储器存取信息表116可经组织使得不同表区段与不同事务上下文对应。因此，在此类实施例中，存储器控制器34可至少部分通过存储指示与要求存储器存取请求的事务上下文对应(例如，专用于所述事务上下文)的表区段中的存储器存取信息112的表条目118用与要求存储器存取请求相关联的存储器存取信息112更新历史存储器存取信息表116(过程框226)。举例来说，存储器控制器34可在要求存储器存取请求具有第一事务上下文时指示第一表区段中的表条目118、在经要求存储器存取请求具有第二事务上下文时指示第二表区段中的表条目118，以此类推。[0206]此外，如上文描述，在一些实施例中，历史存储器存取信息表116可另外或替代地经组织使得不同表区段与不同群组的存储位置(例如，存储器地址范围)对应。因此，在此类实施例中，存储器控制器34可至少部分通过存储指示与包含经要求存储位置的一群组存储位置对应(例如，专用于一群组存储位置)的表区段中的存储器存取信息112的表条目118用与要求存储器存取请求相关联的存储器存取信息112更新历史存储器存取信息表116(过程框228)。举例来说，存储器控制器34可在经要求存储位置包含于第一群组存储位置(例如，第一存储器地址范围)时指示第一表区段中的表条目118、在经要求存储位置包含于第二群组存储位置(例如，第二存储器地址范围)时指示第二表区段中的表条目118，以此类推。[0207]此外，如上文描述，在一些实施例中，历史存储器存取信息表116可另外或替代地经组织使得不同表区段与不同类型的存储器存取对应。因此，在此类实施例中，存储器控制器34可至少部分通过存储指示与由要求存储器存取请求要求的存储器存取类型对应(例如，专用于所述类型的存储器存取)的表区段中的存储器存取信息112的表条目118用与要求存储器存取请求相关联的存储器存取信息112更新历史存储器存取信息表116(过程框230)。举例来说，存储器控制器34可在要求读取存取时指示读取存取表区段中的表条目118且在要求写入存取时指示写入存取表区段中的表条目118。[0208]尽管上文关于将历史存储器存取信息表116划分到多个表区段中进行描述，但在一些实施例中，历史存储器存取信息112可代替地使用多个历史存储器存取信息表116指示。举例来说，第一历史存储器存取信息表116可专用于指示与具有第一事务上下文的存储器存取请求相关联的表条目118(例如，存储器存取信息112)，第二历史存储器存取信息表116可专用于指示与具有第二事务上下文的存储器存取请求相关联的表条目118，以此类推。另外或替代地，读取存取历史存储器存取信息表116可专用于指示与读取存储器存取请求相关联的表条目118，且写入存取历史存储器存取信息表116可专用于指示与写入存储器存取请求相关联的表条目118。作为另一实例，第一历史存储器存取信息表116可专用于指示与标定包含于第一群组的存储位置(例如，第一存储器地址范围)中的存储位置的存储器存取请求相关联的表条目118，第二历史存储器存取信息表116可专用于指示与标定包含于第二(例如，不同)群组存储位置(例如，第二存储器地址范围)中的存储位置的存储器存取请求相关联的表条目118，以此类推。[0209]在任何情况中，为了促进历史跟踪存储器存取信息112，在一些实施例中，表条目118可根据对应存储器存取请求的按时间顺序的实现顺序(例如)通过将与稍后满足的存储器存取请求相关联的表条目118附加到与更早满足的存储器存取请求相关联的表条目118在历史存储器存取信息表116中指示。在一些实施例中，存储器控制器34可将表条目118作为整体相对于历史存储器存取信息表116按时间顺序进行指示。另外或替代地，存储器控制器34可相对于对应历史存储器存取信息表116的对应表区段中的一或多个其它表条目118按时间顺序指示表条目118。以此方式，(存储器侧及/或处理器侧)存储器子系统14可操作以基于与(例如，要求)存储器存取请求相关联的存储器存取信息112更新历史存储器存取信息表116。[0210]返回到图9的过程152，在满足要求存储器存取请求之后，存储器侧存储器控制器34b可确定另一存储器存取请求是否已经从计算系统的处理器侧接收(决策框170)。当另一要求存储器存取请求已经接收时，存储器侧存储器子系统14b可继续满足另一要求存储器存取请求。换句话来说，在此类例子中，存储器侧存储器控制器34b可确定由另一要求存储器存取请求(过程框156)标定的存储位置(过程框156)、确定要求存储器存取请求是否正要求读取存取(决策框158)等。另一方面，当另一要求存储器存取请求尚未接收时，存储器侧存储器控制器34b可至少部分基于经更新存储器存取信息112预测在即将到来的控制时程期间将出现的后续存储器存取模式(过程框172)。[0211]为了帮助说明，在图14中描述用于预测后续(例如，未来)存储器存取模式的过程232的实例。通常，过程232包含确定当前存储器存取模式以当前存储器存取请求结束(过程框234)、搜索在历史存储器存取信息中指示的先前存储器存取模式(过程框236)及确定匹配是否被识别(决策框238)。另外，过程232包含在匹配未被识别时取消预提取(过程框240)及在匹配被识别时基于经匹配先前存储器存取模式之后的存储器存取信息确定经预测后续存储器存取模式。[0212]尽管以表示特定实施例的特定顺序描述，但应注意，过程232可以任何合适的顺序执行。另外，过程232的实施例可省略过程框及/或包含额外过程框。此外，在一些实施例中，过程232可至少部分通过使用处理电路系统(例如实施于存储器控制器34中的处理器)执行存储于有形非暂时性计算机可读媒体(例如实施于存储器控制器34中的存储器)中的指令来实施。[0213]因此，在一些实施例中，存储器子系统14的(例如，存储器侧及/或处理器侧)存储器控制器34可确定在通过当前由存储器子系统14满足的存储器存取请求标定的存储位置处结束的当前存储器存取模式(过程框234)。存储器控制器34可至少部分基于与当前存储器存取请求相关联的存储器存取信息112及至少何时当前存储器存取的目标序列长度大于与在当前存储器存取请求之前(例如，直接在当前存储器存取请求之前)满足的一或多个存储器存取请求相关联的一个(例如，大于或等于2)存储器存取信息112，确定当前存储器存取模式。特定来说，在一些实施例中，存储器控制器34可基于在储器存取信息112中指示的一或多个相关参数144的值确定当前存储器存取模式，例如，根据相关联存储器存取请求的按时间顺序的满足顺序。[0214]实际上，在一些实施例中，存储器控制器34可确定多个不同类型的当前存储器存取模式。举例来说，存储器控制器34可基于在存储器存取信息112中指示的一或多个数据值相关参数146的值确定数据值当前存储器存取模式(过程框244)。另外或替代地，存储器控制器34可基于在存储器存取信息112中指示的一或多个要求间延迟相关参数148的值确定要求间延迟当前存储器存取模式(过程框246)。[0215]此外，在一些实施例中，存储器控制器34可将与存储器存取请求相关联的多种不同类型的相关参数144组合成与存储器存取请求相关联的经组合(例如，签名)相关参数，例如，通过将不同类型的相关参数144的值指示为一阵列。作为说明性实例，与存储器存取请求相关联的经组合相关参数146可包含一或多个要求间地址步幅相关参数151、一或多个事务上下文参数150、一或多个要求间延迟相关参数148、一或多个数据值相关参数146或其任何组合。因此，在此类实施例中，存储器控制器34可另外或替代地基于在存储器存取信息中指示的一或多个经组合相关参数146确定经组合当前存储器存取模式(过程框247)。[0216]此外，在一些实施例中，存储器控制器34可确定具有不同序列长度的当前存储器存取模式(过程框248)。举例来说，存储器控制器34可基于与当前存储器存取请求相关联的存储器存取信息112确定具有序列长度1的第一当前存储器存取模式。另外，存储器控制器34可基于与当前存储器存取请求相关联的存储器存取信息112及与直接在当前存储器存取请求之前的第一先前存储器存取请求相关联的存储器存取信息112确定具有序列长度2的第二当前存储器存取模式。此外，存储器控制器34可基于与当前存储器存取请求相关联的存储器存取信息112、与直接在当前存储器存取请求之前的第一先前存储器存取请求相关联的存储器存取信息112及与直接在第一先前存储器存取请求之前的第二先前存储器存取请求相关联的存储器存取信息112确定具有序列长度3的第三当前存储器存取模式。[0217]基于一或多个当前存储器存取模式，存储器控制器34可搜索在历史存储器存取信息112中指示的先前存储器存取模式(过程框236)以确定历史存储器存取信息112是否指示匹配当前存储器存取模式的先前存储器存取模式(决策框238)。举例来说，存储器控制器34可搜索在历史存储器存取信息112中指示的要求间延迟相关参数148以试图识别匹配要求间延迟当前存储器存取模式的先前存储器存取模式(过程框250)。另外或替代地，存储器控制器34可搜索在历史存储器存取信息112中指示的数据值相关参数146以试图识别匹配数据值当前存储器存取模式的先前存储器存取模式(过程框252)。在一些实施例中，存储器控制器34可另外或替代地搜索在历史存储器存取信息112中指示的经组合(例如，签名)相关参数144(例如，包含要求间地址步幅相关参数151、事务上下文参数150、要求间延迟相关参数148及数据值相关参数146的阵列)以试图识别匹配经组合(例如，签名)当前存储器存取模式的先前存储器存取模式(过程框253)。[0218]当多种不同类型的当前存储器存取模式被确定时，在一些实施例中，存储器控制器34可改变不同类型匹配的优先级，例如，通过连续地(serially)(例如，连续地(successively))搜索不同类型。作为说明性实例，存储器控制器34可使经组合(例如，签名)存储器存取模式匹配相对于数据值存储器存取模式匹配及/或要求间延迟存储器存取模式匹配优先，例如，这是由于用于识别经组合存储器存取模式匹配的较大量准则通常会导致根据其预测的后续存储器存取模式的经改进准确度。因而，存储器控制器34可搜索经组合存储器存取模式匹配且继续搜索要求间延迟存储器存取模式匹配及/或数据值存储器存取模式匹配。[0219]此外，与具有较短序列长度的存储器存取模式相比，匹配具有较长序列长度的存储器存取模式通常会促进改进根据其预测的后续存储器存取模式的准确度，例如，这是由于更大量的准则用于识别更长存储器存取模式匹配。然而，匹配具有较长序列长度的存储器存取模式的可能性通常低于匹配具有较短序列长度的存储器存取模式的可能性。因而，为了促进改进除准确度之外的覆盖率，在一些实施例中，如果匹配未被识别，那么存储器控制器34可通常试图在连续进行到较短序列长度的当前存储器存取模式之前匹配最长序列长度的当前存储器存取模式。[0220]为了帮助说明，继续上文实例，存储器控制器34可检查具有序列长度3的第三当前存储器存取模式是否匹配在历史存储器存取信息112中指示的3序列长度先前存储器存取模式。当与第三当前存储器存取模式的匹配未被识别时，存储器控制器34可检查具有序列长度2的第二当前存储器存取模式是否匹配在历史存储器存取信息中指示的2序列长度先前存储器存取模式。另外，当与第二当前存储器存取模式的匹配未被识别时，存储器控制器34可检查具有序列长度1的第一当前存储器存取模式是否匹配在存储器存取信息112中指示的1序列长度先前存储器存取模式。[0221]当匹配当前存储器存取模式的先前存储器存取模式未被识别时，在一些实施例中，存储器控制器34可取消预测性数据预提取，例如，以通过降低经不适当预测的后续存储器存取请求导致较低(例如，高速缓存及/或预提取缓冲器)存储器层污染的可能性促进改进计算系统操作效率(过程框240)。另一方面，当匹配当前存储器存取模式的先前存储器存取模式被识别时，存储器控制器34可基于与直接在经匹配先前存储器存取模式之后满足的一或多个存储器存取请求相关联的历史存储器存取信息112确定经预测后续存储器存取模式134(过程框242)。举例来说，存储器控制器34可确定标定于经匹配先前存储器存取请求的末尾处的存储位置与由直接在经匹配先前存储器存取模式之后的(例如，第一)先前存储器存取请求标定的存储位置之间的(例如，第一)步长(例如，地址距离)(例如，至少部分基于对应存储器地址参数142)。另外，存储器控制器34可至少部分通过预测将由直接在当前存储器存取请求之后的(例如，第一)后续存储器存取请求标定的存储位置将与当前经标定存储位置相距(例如，在当前经标定存储位置之后)(例如，第一)步长确定经预测后续存储器存取模式134。[0222]以类似方式，存储器控制器34可通过继续在时间上向前进行(例如，游走)确定具有大于1(例如，大于或等于2)的序列长度的经预测后续存储器存取模式134。为了帮助说明，继续上文实例，存储器控制器34可确定由第一先前存储器存取请求(其直接在经匹配先前存储器存取模式之后)标定的存储位置与由直接在第一先前存储器存取请求之后的第二先前存储器存取请求标定的存储位置之间的第二步长(例如，地址距离)。另外，存储器控制器34可至少部分通过预测将由直接在第一后续存储器存取请求之后的第二后续存储器存取请求标定的存储位置将与由第一后续存储器存取请求标定的存储位置相距的第二步长确定经预测后续存储器存取模式134。[0223]实际上，在一些实施例中，存储器控制器34可自适应地(例如，动态地)确定经预测后续存储器存取模式134的目标序列长度。举例来说，当其预测准确度置信度较高时，存储器控制器34可增加经预测后续存储器存取模式134的目标序列长度，借此大体上增加预测性地预提取到一或多个较低存储器层50的数据量。另一方面，当其预测准确度置信度较低时，存储器控制器34可减小经预测后续存储器存取模式134的目标序列长度，借此大体上减少预测性地预提取到一或多个较低存储器层50的数据量，这至少在一些例子中可(例如)通过降低经预提取数据污染一或多个较低存储器层50的可能性促进改进计算系统操作效率。[0224]在一些实施例中，存储器控制器34可至少部分基于经匹配存储器存取模式的类型确定与经预测后续存储器存取模式134相关联的准确度置信度。举例来说，存储器控制器34可以相较于基于较短序列匹配预测的第二经预测后续存储器存取模式增加的准确度置信度确定基于较长序列匹配预测的第一经预测后续存储器存取模式134。另外或替代地，存储器控制器34可以相较于要求间延迟经预测后续存储器存取模式134及/或数据值经预测后续存储器存取模式134增加的准确度置信度确定基于经组合存储器存取模式匹配预测的经组合(例如，签名)经预测后续存储器存取模式134。以此方式，(例如，存储器侧及/或处理器侧)存储器控制器34可至少部分基于历史存储器存取信息112确定经预测后续存储器存取模式134。[0225]返回到图9的过程152，基于经预测后续存储器存取模式134，存储器侧存储器控制器34b可预测性地(例如，先发制人地)指示存储器侧存储器子系统14b将由经预测后续存储器存取模式134标定及/或在其中识别的目标预提取数据138从存储器阵列28预提取(例如，在要求之前检索)到一或多个较低(例如，高速缓存及/或预提取缓冲)存储器层50(过程框174)。在一些实施例中，由经预测后续存储器存取模式134标定的每一数据块56可被识别为候选预提取数据块56。然而，当数据块56的副本(例如，例子)已经存储于较低存储器层50中时，将数据块56的额外副本存储于较低存储器层50中可对计算系统操作效率提供有限改进，且至少在一些例子中，实际上可降低所得计算系统操作效率，例如，这是由于数据块56的额外(例如，冗余)副本的存储会导致另一数据块56过早地从较低存储器层50逐出。因而，在一些实施例中，存储器侧存储器控制器34b可在数据块56的有效副本已经存储于一或多个较低存储器层50中时取消候选预提取数据块56的预提取。[0226]另一方面，当候选预提取数据块56的有效副本未存储于一或多个较低存储器层50中时，存储器侧存储器控制器34b可将候选预提取数据块56识别为包含于目标预提取数据138中的目标预提取数据块56。如上文描述，在一些实施例中，一或多个较低存储器层50可经实施于存储器侧存储器子系统14b及/或处理器侧存储器子系统14a中。因此，在一些实施例中，存储器侧存储器控制器34b可指示存储器侧存储器子系统14b将目标预提取数据块56的副本存储于一或多个存储器侧较低存储器层50中，例如共享存储器侧高速缓存110、存储器通道高速缓存108及/或存储器侧预提取缓冲器32b。[0227]另外或替代地，存储器侧存储器控制器34b可指示存储器侧存储器子系统14b将目标预提取数据块56输出到存储器总线20a以使处理器侧存储器子系统14a能够将目标预提取数据块56的副本存储于一或多个处理器侧较低存储器层50中，例如私有处理器侧高速缓存46、共享处理器侧高速缓存48及/或处理器侧预提取缓冲器32a。实际上，尽管主要关于存储器侧存储器控制器34b描述，但在一些实施例中，本发明中描述的预测性数据预提取技术可至少部分通过处理器侧存储器控制器34a实施。举例来说，在此类实施例中，处理器侧存储器控制器34a(例如，与处理电路系统16及一或多个处理器侧高速缓存24a一起实施于处理器芯片中)可以类似于关于存储器侧存储器控制器34b所描述的方式识别目标预提取数据138。然而，代替要求存储器存取请求，处理器侧存储器控制器34a可经由存储器总线20a输出请求传回目标预提取数据138的预提取存储器存取请求(例如，以相较于要求存储器存取请求较低的实现优先级)。[0228]以此方式，本发明中描述的技术可使存储器子系统能够以经改进效能(例如，准确度及/或覆盖率)预测性地预提取数据。举例来说，如上文描述，数据预提取覆盖率可通过考虑多种不同类型的相关性改进，例如数据值相关性、要求间延迟相关性及/或具有不同序列长度的相关性。另外或替代地，如上文描述，数据预提取准确度可通过预处理相关参数例如以移除要求间延迟中的噪声及/或从数据块提取代表性数据值来改进。至少在一些例子中，改进预测性数据预提取技术的效能可促进改进存储器子系统的操作效率，且因此改进存储器子系统部署于其中的计算系统的操作效率，例如，通过提高经要求数据从较低(例如，高速缓存及/或预提取缓冲器)存储器层而非较高(例如，存储器阵列)存储器层检索的可能性及/或通过降低经预提取数据污染较低存储器层的可能性。[0229]在本文中描述且在对应图中描绘本发明的一或多个特定实施例。描绘的这些实施例仅是目前揭示的技术的实例。另外，为了提供这些实施例的简洁描述，说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多特定于实施方案的决策以实现开发者的特定目标，例如与可因实施方案而异的系统相关及商业相关约束的符合度。此外，应了解，此开发努力可能是复杂且耗时的，但对于受益于本发明的所属领域的一般技术人员，这仍是设计及制造(fabrication/manufacture)的例行任务。[0230]当引入本发明的各种实施例的元件时，冠词“一(a/an)”及“所述”希望意味着存在所述元件中的一或多者。术语“包括”、“包含”及“具有”希望是包含性的且意味着除所列元件之外存在额外元件。另外，应理解，对本发明的“一个实施例”或“实施例”的参考不希望被解译为排除也并入所述特征的额外实施例的存在。[0231]上文描述的特定实施例已经通过实例展示，且应理解，这些实施例可具有各种修改及替代形式。应进一步理解，权利要求书不希望限于揭示的特定形式，而是涵盖落于本发明的精神及范围内的所有修改、等效物及替代物。当前第1页1 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