操作方法以及感测放大器与流程

[0001]
本发明有关于一种非挥发性内存的感测放大器，特别有关于一种用以克服制程飘移的非理想效应且允许操作于更高速度的具有偏移消除的感测放大器。


背景技术：

[0002]
感测放大器在本领域是众所皆知的，并且通常用于许多类型的集成电路中，例如具有多个列以及多个栏之内存单元的随机存取半导体存储装置，用以侦测以及放大由内存单元所产生的信号。
[0003]
为了存取特定内存单元组(即，位于内存数组中的字(word))，所欲耦接之该内存单元组的列地址以及栏地址必须先被译码。举例来说，在一静态随机存取内存数组中，数组中的每一内存单元耦接至两条位线，且该两条位线互为反相。这两条位线称之为“真位线”以及“补位线”，共同组成一栏，其地址必须先被译码后才能将状态读取或写入耦接至该栏之内存单元。
[0004]
然而，锁存型感测放大器之输入级的不匹配将决定能够被侦测的敏感度以及最小的电压差。因此，有必要最小化锁存型感测放大器的不匹配以增进锁存型感测放大器的效能。


技术实现要素：

[0005]
本发明在此提出了一种用于非挥发性内存之感测放大器，感测放大器包括多个交叉耦合锁存，用以交替地且并列地操作于归零状态以及感测状态。因此，每一交叉耦合锁存在进入感测状态前就会提早先完成归零状态，使得侦测数据的速度得以更快。
[0006]
根据本发明之一实施例，一种适用于一感测放大器所述的操作方法，其中上述感测放大器包括一第一交叉耦合锁存以及一第二交叉耦合锁存，其中上述第一交叉耦合锁存以及上述第二交叉耦合锁存之每一个包括一第一晶体管对以及耦接至上述第一晶体管对之个别的栅极端之一耦合电容对。上述操作方法包括在一第一阶段中，对上述第一交叉耦合锁存之上述耦合电容对充电而达成归零的目的，且提供一第一组输入电压至上述第二交叉耦合锁存；以及在紧接着上述第一阶段之一第二阶段中，对上述耦合电容对放电以消除(cancel)上述第一晶体管对之不匹配，且比较提供至上述第二交叉耦合锁存之上述第一组输入电压而产生一第一组输出电压。
[0007]
根据本发明之一实施例，一种感测放大器包括一第一交叉耦合锁存、一第二交叉耦合锁存、一输入开关组以及一输出开关组。上述第一交叉耦合锁存操作于一充电状态以及一放电状态。上述第二交叉耦合锁存对应上述第一交叉耦合锁存操作于上述充电状态而操作于一取样状态，对应上述第一交叉耦合锁存操作于上述放电状态而操作于一比较状态。上述输入开关组对应上述第二交叉耦合锁存操作于上述取样状态以及上述比较状态，而将一输入电压组提供至上述第二交叉耦合锁存。上述输出开关组对应上述第二交叉耦合锁存操作于上述比较状态，而耦接至上述第二交叉耦合锁存。
附图说明
[0008]
图1显示根据本发明之一实施例所述的感测放大器的方块图；
[0009]
图2显示根据本发明之一实施例所述的感测放大器的电路图；
[0010]
图3显示根据本发明之一实施例所述的感测放大器的时序图；
[0011]
图4显示根据本发明之一实施例所述之交叉耦合锁存的电路图；
[0012]
图5显示根据本发明之另一实施例所述之交叉耦合锁存的电路图；以及
[0013]
图6显示根据本发明之一实施例所述之交叉耦合锁存之操作的流程图。
具体实施方式
[0014]
以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明之范围当以申请专利范围所界定者为准。
[0015]
图1显示根据本发明之一实施例所述的感测放大器的方块图。如图1所示，感测放大器100包括一组输入开关110、第一交叉耦合锁存121、第二交叉耦合锁存122、一组输出开关130以及控制器140。根据本发明之一实施例，第一交叉耦合锁存121以及第二交叉耦合锁存122具有相同的电路结构。
[0016]
输入开关110用以将来自位线bl以及反向位线blb之一组输入电压vi提供至第一交叉耦合锁存121或第二交叉耦合锁存122。第一交叉耦合锁存121或第二交叉耦合锁存122感测提供之输入电压vi，而产生一组输出电压vout。输出开关130将来自第一交叉耦合锁存121或第二交叉耦合锁存122之输出电压vout，提供至输出节点no以及反向输出节点nob。
[0017]
控制器140控制输入开关110而将输入电压vi提供至第一交叉耦合锁存121或第二交叉耦合锁存122，以及控制输出开关130输出由第一交叉耦合锁存121或第二交叉耦合锁存122所产生之输出电压vout。此外，控制器140更控制第一交叉耦合锁存121以及第二交叉耦合锁存122依序地且重复地操作于充电状态、放电状态、取样状态以及比较状态。当第一交叉耦合锁存121操作于充电状态以及放电状态时，第二交叉耦合锁存122分别操作于采样状态以及比较状态，反之亦然。
[0018]
为了简化说明，以下将只针对输入开关110、第一交叉耦合锁存121、第二交叉耦合锁存122以及输出开关130之操作。根据本发明之其他实施例，感测放大器110可包括复数交叉耦合锁存，在此仅以两个交叉耦合锁存作为说明解释。
[0019]
图2显示根据本发明之一实施例所述的感测放大器的电路图。如图2所示，感测放大器200包括第一输入开关si1、第一反向输入开关sib1、第二输入开关si2、第二反向输入开关sib2、第一交叉耦合锁存221、第二交叉耦合锁存222、第一输出开关so1、第一反向输出开关sob1、第二输出开关so2以及第二反向输出开关sob2。
[0020]
将感测放大器200与图1之感测放大器100相比，输入开关si1、第一反向输入开关sib1、第二输入开关si2以及第二反向输入开关sib2对应至图1的输入开关110，第一输出开关so1、第一反向输出开关sob1、第二输出开关so2以及第二反向输出开关sob2对应至图1的输出开关130，第一交叉耦合锁存221对应至第一交叉耦合锁存121，第二交叉耦合锁存222对应至第二交叉耦合锁存122。
[0021]
图3显示根据本发明之一实施例所述的感测放大器的时序图。如图3所示，第一阶段p1、第二阶段p2、第三阶段p3、第四阶段p4、第五阶段p5以及第六阶段p6一个接一个。第一
交叉耦合锁存221以及第二交叉耦合锁存222依序地且重复地操作于充电状态sch、放电状态sdch、取样状态ssmp以及比较状态scmp，其中第一交叉耦合锁存221以及第二交叉耦合锁存222系必列执行。
[0022]
根据本发明之一实施例，如图3所示，当第一交叉耦合锁存221在第三阶段p3操作于取样状态ssmp时，第二交叉耦合锁存222操作于充电状态sch。根据本发明之另一实施例，当第一交叉耦合锁存221在第四阶段p4操作于比较状态scmp时，第二交叉耦合锁存222操作于放电状态sdch。在第五阶段p5以及第六阶段p6时，第一交叉耦合锁存221操作于充电状态sch以及放电状态sdch，而第二交叉耦合锁存222操作于取样状态ssmp以及比较状态scmp。
[0023]
在充电状态sch以及放电状态sdch时，操作第一交叉耦合锁存221或第二交叉耦合锁存222而将第一交叉耦合锁存221或第二交叉耦合锁存222之不匹配归零。在取样状态ssmp以及比较状态scmp时，操作第一交叉耦合锁存221或第二交叉耦合锁存222比较来自位线bl以及反向位线blb之输入电压vi，而于输出节点no以及反向输出节点nob产生输出电压vout。
[0024]
根据本发明之一实施例，充电状态sch以及放电状态sdch为归零状态。根据本发明之一实施例，取样状态ssmp以及比较状态scmp为侦测状态。根据本发明之一实施例，当第一交叉耦合锁存221以及第二交叉耦合锁存222之一个操作于归零状态以归零不匹配时，另一个则操作于感测状态以感测来自位线bl以及反向位线blb之输入电压vi。由于第一交叉耦合锁存221以及第二交叉耦合锁存222之一个操作于归零状态时另一个操作于感测状态，因此感测放大器200能够连续地侦测来自于位线bl以及反向位线blb的输入电压vi，而无须花费一段时间用以归零不匹配。
[0025]
根据本发明之一实施例，图2的感测放大器200用于非挥发性内存。当非挥发性内存进行初始化时，第一交叉耦合锁存221可操作于充电状态sch(对应第一阶段p1)以及放电状态sdch(对应第二阶段p2)。因此，一旦非挥发性内存完成初始化时，第一交叉耦合锁存221以准备好进行取样以及比较来自位线bl以及反向位线blb之输入电压vi，使得感测放大器200的速度可以更快。
[0026]
图4显示根据本发明之一实施例所述之交叉耦合锁存的电路图。如图4所示，交叉耦合锁存400系为图2的第一交叉耦合锁存221以及第二交叉耦合锁存222之一实施例。图4的输入开关si以及反向输入开关sib系分别对应至第一输入开关si1以及第一反向输入开关sib1，或分别对应至第二输入开关si2以及第二反向输入开关sib2。图4之输出开关so以及反向输出开关sob分别对应至第一输出开关so1以及第一反向输出关sob1，或分别对应至第二输出开关so2以及第二反向输出关sob2。
[0027]
如图4所示，交叉耦合锁存400包括第一晶体管m1、第二晶体管m2、第一耦合电容cc1、第二耦合电容cc2、第三晶体管m3以及第四晶体管m4。第一晶体管m1、第二晶体管m2、第三晶体管m3以及第四晶体管m4形成交叉耦合锁存，第一耦合电容cc1与第二耦合电容cc2用以分别储存第一晶体管m1以及第二晶体管m2的临限电压。
[0028]
第一晶体管m1包括栅极端、漏极端以及源极端，其中栅极端耦接至第一内部节点ni1、漏极端耦接至第三节点n3以及源极端耦接至第四节点n4。第二晶体管m2包括栅极端、漏极端以及源极端，其中栅极端耦接至第二内部节点ni2、漏极端耦接至第五节点n5以及源极端耦接至第四节点n4。
[0029]
第一耦合电容cc1耦接于第一内部节点ni1以及第六节点n6，第二耦合电容cc2耦接于第二内部节点ni2以及第七节点n7。
[0030]
第三晶体管m3包括栅极端、漏极端以及源极端，其中栅极端耦接至第六节点n6、漏极端耦接至第三节点n3以及源极端耦接至第八节点n8。第四晶体管m4包括栅极端、漏极端以及源极端，其中栅极端耦接至第七节点n7、漏极端耦接至第五节点n5以及源极端耦接至第八节点n8。
[0031]
交叉耦合锁存400更包括供应电压开关svdd、接地开关sgnd、第一归零开关sz1、第二归零开关sz2、第一电容接地开关scg1、第二电容接地开关scg2、第一交叉耦合开关scc1以及第二交叉耦合开关scc2。
[0032]
供应电压开关svdd将供应电压vdd提供至第八节点n8，接地开关sgnd耦接于第四节点n4以及接地端之间。第一归零开关sz1耦接于第一内部节点ni1以及第三节点n3之间，第二归零开关sz2耦接于第二内部节点ni2以及第五节点n5之间。
[0033]
第一电容接地开关scg1耦接于第六节点n6以及接地端之间，第二电容接地开关scg2耦接于第七节点n7以及接地端之间。第一交叉耦合开关scc1耦接于第三节点n3以及第七节点n7之间，第二交叉耦合开关scc2耦接于第五节点n5以及第六节点n6之间。
[0034]
当交叉耦合锁存400操作于图3的充电状态sch时，第一归零开关sz1、第二归零开关sz2、第一电容接地开关scg1、第二电容接地开关scg2以及供应电压开关svdd系为导通，而其他的开关皆为不导通。供应电压vdd透过第三晶体管m3、第一归零开关sz1以及第一电容接地开关scg1而对第一耦合电容cc1进行充电，且透过第四晶体管m4、第二归零开关sz2以及第二电容接地开关scg2而对第二耦合电容cc2进行充电。
[0035]
当交叉耦合锁存400操作于图3的放电状态sdch时，供应电压开关svdd系为不导通，而接地开关sgnd为导通，第一归零开关sz1、第二归零开关sz2、第一电容接地开关scg1以及第二电容接地开关scg2皆维持导通。第一耦合电容cc1经由第一归零开关sz1以及第一晶体管m1而放电，第二耦合电容cc2经由第二归零开关sz2以及第二晶体管m2而放电。根据本发明之一实施例，交叉耦合锁存400的不匹配包括第一晶体管m1以及第二晶体管m2之临限电压的不匹配。
[0036]
换句话说，第一耦合电容cc1系放电至第一晶体管m1之临限电压，第二耦合电容cc2系放电至第二晶体管m2的临限电压。也就是，第一耦合电容cc1以及第二耦合电容cc2分别储存第一晶体管m1之临限电压以及第二晶体管m2之临限电压。也就是，在放电状态sdch时，第一耦合电容cc1以及第二耦合电容cc2分别储存第一晶体管m1之临限电压以及第二晶体管m2的临限电压。
[0037]
当交叉耦合锁存400操作于图3之取样状态ssmp时，第一归零开关sz1、第二归零开关sz2、第一电容接地开关scg1、第二电容接地开关scg2以及接地开关sgnd系为不导通，输入开关si、反向输入开关sib、第一交叉耦合开关scc1以及第二交叉耦合开关scc2系为导通。因此，输入电压vi被提供至第六节点n6以及第七节点n7，以导通或不导通第三晶体管m3以及第四晶体管m4，并且第一晶体管m1、第二晶体管m2、第三晶体管m3以及第四晶体管m4因第一交叉耦合开关scc1以及第二交叉耦合开关scc2导通而形成交叉耦合锁存。
[0038]
当交叉耦合锁存400操作于图3之比较状态scmp时，输出开关so、反向输出开关sob、供应电压开关svdd以及接地开关sgnd系为导通。因此，交叉耦合锁存400比较来自位线
bl以及反向位线blb之输入电压vi，而产生输出节点no以及反向输出节点nob之输出电压vout。
[0039]
举例来说，位线bl系为低逻辑电平，反向位原线blb系为高逻辑电平。当来自位线bl以及反向位线blb之输入电压vi于取样状态ssmp被提供至交叉耦合锁存400时，第三节点n3以及第七节点n7为低逻辑电平，第五节点n6以及第六节点n6系为高逻辑电平。因此，第一晶体管m1以及第四晶体管m4为导通。
[0040]
当供应电压开关svdd以及接地开关sgnd于比较状态scmp中为导通时，第一晶体管m1将第三节点n3的电压下拉至接地电平，第四晶体管m4将供应电压vdd提供至第五节点n5。接着，第三节点n3以及第五节点n5之电压分别输出至输出节点no以及反向输出节点nob，而为输出电压vout。因此，输入电压vi就被交叉耦合锁存400所侦测。
[0041]
图5显示根据本发明之另一实施例所述之交叉耦合锁存的电路图。根据本发明之一实施例，第5图之交叉耦合锁存500对应至图2之第一交叉耦合锁存221以及第二交叉耦合锁存222。
[0042]
将第5图之交叉耦合锁存500与图4的交叉耦合锁存400相比，交叉耦合锁存500更包括第五晶体管m5以及第六晶体管m6。
[0043]
第五晶体管m5包括栅极端、漏极端以及源极端，其中栅极端耦接至第九节点n9、漏极端耦接至第一晶体管m1之源极端以及源极端耦接至第四节点n4。第六晶体管m6包括栅极端、漏极端以及源极端，其中栅极端耦接至第十节点n10、漏极端第二晶体管m2之源极端以及源极端耦接至第四节点n4。
[0044]
交叉耦合锁存500更包括第一防浮接开关saf1、第二防浮接开关saf2、第一上拉开关spu1以及第二上拉开关spu2。第一防浮接开关saf1耦接于第六节点n6以及第九节点n9之间。第二防浮接开关saf2耦接于第七节点n7以及第十节点n10之间。第一上拉开关spu1将供应电压vdd提供至第九节点n9。第二上拉开关spu2将供应电压vdd提供至第十节点n10。
[0045]
由于交叉耦合锁存500具有交叉耦合锁存400的相同组件，因此交叉耦合锁存500之该些相同组件操作于充电状态sch、放电状态sdch、取样状态ssmp以及比较状态scmp的操作，在此不再重复赘述。
[0046]
当交叉耦合锁存500操作于充电状态sch、放电状态sdch或取样状态ssmp时，第一上拉开关spu1以及第二上拉开关spu2分别将供应电压vdd提供至第五晶体管m5之栅极端以及第六晶体管m6之栅极端，使得第五晶体管m5以及第六晶体管m6完全导通。
[0047]
当交叉耦合锁存500操作于比较状态scmp时，第一防浮接开关saf1将第九节点n9耦接至第六节点n6，第二防浮接开关saf2将第十节点n10耦接至第七节点n7，进而避免瞬时漏电流由供应电压vdd流至接地端。
[0048]
参考图4，举例来说，当交叉耦合锁存400操作于比较状态scmp且位于低逻辑电平之反向位线blb之电压提供至第六节点n6时，第一晶体管m1因临限电压储存于第一耦合电容cc1而操作于次临限区。此外，第三晶体管m3因第六节点n6位于低逻辑电平而导通。因此，导致了瞬间漏电流自供应电压vdd流至接地端，进而增加功率损耗。
[0049]
参考第5图，当第九节点n9于比较状态scmp中耦接至第六节点n6时，第五晶体管m5因第六节点n6位于低逻辑电平而不导通，进而排除瞬间漏电流且降低功率损耗以符合低功耗之应用。
[0050]
图6显示根据本发明之一实施例所述之交叉耦合锁存之操作的流程图。如第6图所示，步骤611～641系由图2之交叉耦合锁存221所执行，步骤612～642系由图2之第二交叉耦合锁存222所执行。根据本发明之一实施例，第一交叉耦合锁存221以及第二交叉耦合锁存222可为图4之交叉耦合锁存400。根据本发明之另一实施例，第一交叉耦合锁存221以及第二交叉耦合锁存222可为第5图之交叉耦合锁存500。
[0051]
在第一阶段中，第一交叉耦合锁存221之第一耦合电容cc1以及第二耦合电容cc2在步骤611进行充电，而达成归零的目的。在此同时，一组输入电压vi在步骤612提供至第二交叉耦合锁存222。
[0052]
在紧接着第一阶段之第二阶段中，第一交叉耦合锁存221之第一耦合电容cc1以及第二耦合电容cc2在步骤621进行放电，以消除第一交叉耦合锁存221之第一晶体管m1以及第二晶体管m2之间的不匹配。在此同时，提供至第二交叉耦合锁存222之该组输入电压vi在步骤622被比较而产生第一组输出电压vout。
[0053]
在紧接着第二阶段之第三阶段中，另一组输入电压vi在步骤631提供至第一交叉耦合锁存221之第三晶体管m3、第四晶体管m4、第一耦合电容cc1以及第二耦合电容cc2。在此同时，第二交叉耦合锁存222之第一耦合电容cc1以及第二耦合电容cc2在步骤632被充电而达成归零的目的。
[0054]
在紧接着第三阶段之第四阶段中，提供至第一交叉耦合锁存221之该组输入电压vi在步骤641被比较，而产生另一组输出电压vout。在此同时，第二交叉耦合锁存222之第一耦合电容cc1以及第二耦合电容cc2在步骤642被放电，以消除第二交叉耦合锁存222之第一晶体管m1以及第二晶体管m2之间的不匹配。
[0055]
本发明在此提出了非挥发性内存之感测放大器。感测放大器包括复数交叉耦合锁存，其中该些交叉耦合锁存交替地操作于归零状态以及感测状态，且并列执行。因此，交叉耦合锁存操作于归零状态所需的时间可是为零，使得侦测数据的速度得以更快。
[0056]
虽然本公开的实施例及其优点已公开如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本公开之精神和范围内，当可作更动、替代与润饰。此外，本公开之保护范围并未局限于说明书内所述特定实施例中的制程、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本公开一些实施例之揭示内容中理解现行或未来所发展出的制程、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本公开一些实施例使用。因此，本公开之保护范围包括上述制程、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本公开之保护范围也包括各个申请专利范围及实施例的组合。
[0057]
【符号说明】
[0058]
100,200:感测放大器
[0059]
110:输入开关
[0060]
121:第一交叉耦合锁存
[0061]
122:第二交叉耦合锁存
[0062]
130:输出开关
[0063]
140:控制器
[0064]
221:第一交叉耦合锁存
[0065]
222:第二交叉耦合锁存
[0066]
400,500:交叉耦合锁存
[0067]
bl:位线
[0068]
blb:反向位线
[0069]
no:输出节点
[0070]
nob:反向输出节点
[0071]
vi:输入电压
[0072]
vout:输出电压
[0073]
si:输入开关
[0074]
sib:反向输入开关
[0075]
si1:第一输入开关
[0076]
sib1:第一反向输入开关
[0077]
si2:第二输入开关
[0078]
sib2:第二反向输入开关
[0079]
so:输出开关
[0080]
sob:反向输出开关
[0081]
so1:第一输出开关
[0082]
sob1:第一反向输出开关
[0083]
so2:第二输出开关
[0084]
sob2:第二反向输出开关
[0085]
svdd:供应电压开关
[0086]
sgnd:接地开关
[0087]
sz1:第一归零开关
[0088]
sz2:第二归零开关
[0089]
scg1:第一电容接地开关
[0090]
scg2:第二电容接地开关
[0091]
scc1:第一交叉耦合开关
[0092]
scc2:第二交叉耦合开关
[0093]
saf1:第一防浮接开关
[0094]
saf2:第二防浮接开关
[0095]
spu1:第一上拉开关
[0096]
spu2:第二上拉开关
[0097]
p1:第一阶段
[0098]
p2:第二阶段
[0099]
p3:第三阶段
[0100]
p4:第四阶段
[0101]
p5:第五阶段
[0102]
p6:第六阶段
[0103]
sch:充电状态
[0104]
sdch:放电状态
[0105]
ssmp:取样状态
[0106]
scmp:比较状态
[0107]
m1:第一晶体管
[0108]
m2:第二晶体管
[0109]
m3:第三晶体管
[0110]
m4:第四晶体管
[0111]
m5:第五晶体管
[0112]
m6:第六晶体管
[0113]
cc1:第一耦合电容
[0114]
cc2:第二耦合电容
[0115]
ni1:第一内部节点
[0116]
ni2:第二内部节点
[0117]
n3:第三节点
[0118]
n4:第四节点
[0119]
n5:第五节点
[0120]
n6:第六节点
[0121]
n7:第七节点
[0122]
n8:第八节点
[0123]
n9第九节点
[0124]
n10:第十节点
[0125]
611～641、612～642:步骤流程