多位半导体存储单元、存储阵列及其操作方法与流程

1.本发明涉及半导体存储器技术领域，尤其涉及一种多位半导体存储单元、存储阵列及其操作方法。


背景技术：

2.半导体存储器是一种利用通过判断存储电荷多少来区分逻辑状态的存储单元，其具有低成本，结构简单的特点，常常在芯片设计中占有很大的密度。随着半导体技术的不断发展，芯片设计也越来越复杂，这导致其对应的存储空间也越来越大。在某些实际应用中，存储器的使用面积甚至可以达到占总晶圆面积的1/3。
3.因此，可以缩小芯片面积即意味着得到利润，对于存储技术也是如此。尽可能的降低存储单元的占用面积对芯片设计来说存在着巨大的利润空间，也同时是人们一直以来的研究方向。
4.此外，一方面由于现有技术中动态存储器的存储电容是由接触孔引出的，而接触孔与衬底之间的界面，会造成很大的漏电流，另一方面电阻的热噪声kt/c贡献了很大的噪声，此噪声和电容成反比。在此两方面限制下存储单元电容必须做成大约为20pf左右。
5.然而由于存储单元的电容与面积是正相关的，这样的制约使得存储电容无法做小（即面积无法做小），并且还需要信号不断的刷新写入防止存储电荷丢失，使系统更加复杂。
6.因此一种降低漏电和噪声的方法对存储技术来说十分关键。


技术实现要素：

7.本发明的目的在于提供一种多位半导体存储单元、存储阵列及其操作方法，解决现有技术中存储器占用芯片面积较多的技术问题。
8.为了解决上述技术问题，本发明提供一种多位半导体存储单元，包括：钉扎二极管、控制晶体管和浮置扩散区，利用所述钉扎二极管进行电荷的存储；其中，所述钉扎二极管由：光电二极管的n阱区和p型表面掺杂区组成，或由光电二极管的p阱区和n型表面掺杂区组成。
9.优选地，所述钉扎二极管的p型表面掺杂区适于防止衬底界面缺陷产生的电荷进入所述光电二极管的n阱区。
10.优选地，所述n型表面掺杂区适于防止衬底界面缺陷产生的空穴进入所述光电二极管的p阱区。
11.优选地，所述钉扎二极管与所述浮置扩散区之间还设置有所述控制晶体管的第一控制栅极，所述第一控制栅极位于所述光电二极管和所述浮置扩散区之间，控制所述钉扎二极管与所述浮置扩散区之间通路的打开和关闭；所述浮置扩散区适于作为信号读取或存储的缓存区，连接电平输入端。
12.优选地，所述钉扎二极管上还设置有所述控制晶体管的第二控制栅极，所述第二控制栅极在所述第一控制栅极和所述光电二极管之间，控制所述钉扎二极管与所述浮置扩
散区之间通路的打开和关闭。
13.优选地，所述第二控制栅极部分位于所述光电二极管之上。
14.优选地，至少两所述多位半导体存储单元共享一浮置扩散区。
15.优选地，针对所述光电二极管设置有光屏蔽结构，适于在所述多位半导体存储单元进行读写操作时候，屏蔽所述光电二极管对光信号的感应。
16.优选地，写入所述光电二极管的n阱区或p阱区的电荷数量大于100e。
17.优选地，通过增加所述光电二极管的n阱区或p阱区的深度，以增加所述光电二极管的n阱区或p阱区的满阱容量，从而提升所述多位半导体存储单元可分辨的比特位。
18.本发明所提供的技术方案还包括一种多位半导体存储单元，所述多位半导体存储单元包括：钉扎二极管、控制晶体管和浮置扩散区，利用所述钉扎二极管进行电荷的存储；其中，所述钉扎二极管由：光电二极管的n阱区和p型表面掺杂区组成，或由光电二极管的p阱区和n型表面掺杂区组成；所述钉扎二极管与所述浮置扩散区之间还设置有所述控制晶体管的第一控制栅极和第二控制栅极，所述第一控制栅极位于光电二极管和浮置扩散区之间，控制所述钉扎二极管与所述浮置扩散区之间通路的打开和关闭；所述浮置扩散区适于作为信号读取或存储的缓存区，连接电平输入端；所述第二控制栅极设置于所述第一控制栅极和所述光电二极管之间，控制所述钉扎二极管与所述浮置扩散区之间通路的打开和关闭；通过时序控制所述第一控制栅极和/或所述第二控制栅极的打开和关闭，实现所述多位半导体存储单元的读取或写入过程。
19.本发明所提供的技术方案还包括一种多位半导体存储单元的操作方法，提供如上所述的多位半导体存储单元，包括：当所述钉扎二极管由光电二极管的n阱区和p型表面掺杂区组成时，在进行数据存储时，将所述第二控制栅极接正压，以钝化表面缺陷，以适于进一步降低漏电。
20.当所述钉扎二极管由光电二极管的p阱区和n型表面掺杂区组成时，在进行数据存储时，将所述第二控制栅极接负压，以钝化表面缺陷，以适于进一步降低漏电。
21.本发明所提供的技术方案还包括一种多位半导体存储单元的操作方法，提供如上所述的多位半导体存储单元，写入过程中，先关断所述第一控制栅极，然后再关断所述第二控制栅极，以适于确保信号完全写入；读出过程中，先关断所述第二控制栅极，然后再关断所述第一控制栅极，以适于防止电子回流。
22.本发明所提供的技术方案还包括一种多位半导体存储单元，包括：读写电路和如上所述的多位半导体存储单元；其中，所述读写电路包括：写入晶体管，连接控制信号和所述浮置扩散区，适于将控制信号写入浮置扩散区；复位晶体管，连接复位电压和所述浮置扩散区，适于将控制浮置扩散区的复位；跟随晶体管，连接所述行选晶体管漏端和恒高电平电位，栅极连接所述浮置扩散区，适于将浮置扩散区的信号进行转化增益到输出端；
行选晶体管，连接所述跟随晶体管和信号采集端，适于将控制信号的行选择读取。
23.本发明所提供的技术方案还包括一种多位半导体存储单元，包括：读写电路和如上所述的多位半导体存储单元；其中，所述读写电路包括：写入晶体管，连接控制信号和所述浮置扩散区，适于将控制信号写入浮置扩散区；复位晶体管，连接复位电压和所述浮置扩散区，适于将控制浮置扩散区的复位；跟随晶体管，连接所述行选晶体管漏端和恒高电平电位，栅极连接所述浮置扩散区，适于将浮置扩散区的信号进行转化增益到输出端；行选晶体管，连接所述跟随晶体管和信号采集端，适于将控制信号的行选择读取；所述信号采集端外接ramp电路，适于通过相关双采样方式读取信号，消除kt/c噪声。
24.本发明所提供的技术方案还包括一种多位半导体存储单元的操作方法：提供如上所述的多位半导体存储单元，所述多位半导体存储单元的数据写入过程包括：将数据信号分割为数据包，每个数据包的长度为半导体存储单元的存储最大比特位数；将所述数据包转化为数据包电压，其中每个数据包电压对应一个多位半导体存储单元需要存储的电荷量；打开写入晶体管，将所述数据包电压传至所述浮置扩散区；打开控制晶体管，将所述数据包电压传入所述光电二极管的n阱区或p阱区；关闭写入晶体管和控制晶体管，所述光电二极管的n阱区或p阱区存入所述写入数据。
25.本发明所提供的技术方案还包括一种多位半导体存储单元的操作方法，包括：提供如上所述的多位半导体存储单元，所述多位半导体存储单元的数据读出过程包括：提供复位电压正压，打开所述行选晶体管，打开所述复位晶体管，所述复位电压将传至所述浮置扩散区；关闭所述复位晶体管，通过比较ramp电路与信号采集端两端电压，电压相等时记录此时收集到的第一电压；保持所述行选晶体管打开，打开所述控制晶体管，使所述光电二极管的n阱区或p阱区存储的电荷传入所述浮置扩散区，使所述浮置扩散区电压改变；关闭所述控制晶体管，通过比较ramp电路与信号采集端两端电压，电压相等时记录此时收集到的第二电压；比较所述第一电压与所述第二电压的差值可以得到每一个多位半导体存储单元存储的信号。
26.优选地，所述多位半导体存储单元的数据读出过程包括：提供复位电压正压，打开所述行选晶体管，打开所述复位晶体管，所述复位电压将传至所述浮置扩散区；关闭所述复位晶体管；保持所述行选晶体管打开，打开所述控制晶体管，使所述光电二极管的n阱区或p阱区存储的电荷传入所述浮置扩散区，使所述浮置扩散区电压改变；关闭所述控制晶体管，记录此时收集到的电压得到每一个多位半导体存储单元存储的
信号。
27.本发明所提供的技术方案还包括一种多位半导体存储阵列，包括：多行多位半导体存储单元，其中每行多位半导体存储单元包括至少2组多位半导体存储单元；每组所述多位半导体存储单元包括：读写电路和至少2个像素单元，所述读写电路包括：一写入晶体管、一复位晶体管、跟随晶体管和一行选晶体管，所述每个像素单元包括：一钉扎二极管、一控制晶体管和浮置扩散区，所述钉扎二极管由：光电二极管的n阱区和p型表面掺杂区组成，或由光电二极管的p阱区和n型表面掺杂区组成；其中，每组所述多位半导体存储单元中的所述像素单元共用驱动，所述控制晶体管的栅极电位分开控制；每行所述多位半导体存储单元中不同组的像素单元中对应次序的控制晶体管共用一个栅极电位，每行所述多位半导体存储单元中的所述写入晶体管、所述复位晶体管和所述行选晶体管各自共用一个栅极电位。
28.优选地，所有行的多位半导体存储单元共用地电位、复位电位和跟随晶体管漏端电位。
29.本发明所提供的技术方案还包括一种如上所述的多位半导体存储阵列的操作方法，对于非同行数据，可以同时读出或写入；同行数据不可同时读出和写入。
30.优选地，包括：第一周期对第n+1行的多位半导体存储单元进行数据分割；第二周期对第n+1行的多位半导体存储单元进行数据写入，此时，第n+2行进行数据分割；第三周期对第n+1行的多位半导体存储单元进行fd电压复位，此时，第n+2行进行数据写入，第n+3行进行数据分割；第四周期对第n+1行的多位半导体存储单元进行数据读出，此时，第n+2行进行fd电压复位，第n+3行进行数据写入，第n+4行进行数据分割；所述n为大于零的整数。
31.优选地，所述第一周期对第n+1行的多位半导体存储单元进行数据分割的步骤包括：信号数据通过电路和分割为数据包并将其转化为这一行中每一列多位半导体存储单元的数据包电压，每个数据包电压对应一个多位半导体存储单元将要存储的电荷量。
32.优选地，所述第二周期对第n+1行的多位半导体存储单元进行数据写入的步骤包括：打开写入晶体管，数据包电压将分别传至每一列的浮置扩散区，打开控制晶体管，数据包电压将从至浮置扩散区传入各自对应的所述光电二极管的n阱区或p阱区，关闭写入晶体管和控制晶体管，信号被存储。
33.优选地，所述第三周期对第n+1行的多位半导体存储单元进行浮置扩散区电压复位的步骤包括：复位电压为正压，打开行选晶体管，打开复位晶体管，复位电压将传至每一列的浮置扩散区，关闭复位晶体管，记录此时收集到的第一参考电压vref。
34.优选地，所述第四周期对第n+1行的多位半导体存储单元进行数据读出的步骤包括：保持行选晶体管打开，打开控制晶体管，所述光电二极管的n阱区或p阱区存储的电荷将传入各自对应的浮置扩散区使其电压改变，关闭控制晶体管，记录此时收集到的第二参考
电压；比较第一参考电压与第二参考电压的差值可以得到每一个多位半导体存储单元存储的信号。
35.优选地，所述第四周期对第n+1行的多位半导体存储单元进行数据读出的步骤包括：保持行选晶体管打开，打开控制晶体管，所述光电二极管的n阱区或p阱区存储的电荷将传入各自对应的浮置扩散区使其电压改变，关闭控制晶体管，记录此时收集到的电压对应多位半导体存储单元存储的信号。
36.相对于现有技术，本发明的技术方案中所提供的多位半导体存储单元、存储阵列及其操作方法具有以下有益效果：1.本发明的技术方案中所提供的实施例中，采用了钉扎二极管存储电荷单元，可以实现精确控制电荷量。进一步的，可以根据钉扎二极管中的n阱区存储的电子量或p阱区存储的空穴量（即所述光电二极管的n阱区或p阱区存储的电荷）以及约定的对应关系，识别多个二进制比特位，实现单个存储器可以存储多个二进制比特位数的功能。在需要存储相同比特位数的情况下，存储单元的数目大大减少，即存储单元的使用面积也大大减少了。
37.2.本发明的技术方案中所提供的实施例中，可以高精度的控制电子读取精度。在满阱容量相同的情况下，对电子读取精度控制得越高，可以分辨的比特位数越多，节省的存储器面积越大。
38.3.本发明的技术方案中所提供的实施例中，采用钉扎二极管作为存储单元存储电荷，减少了由sio2与si的界面产生的电子。经测量，所述存储单元的漏电大约1e-15a/um2，而现有技术的存储单元约为1e-12a/um2，即本发明的技术方案中所提供的实施例中，所述存储单元的漏电比现有技术中的存储单元小2-3个数量级。由于存储单元的漏电大大降低，即存储单元电容可降低至0.4ff左右。由于存储单元的电容与面积是正相关的，因此本发明所提供的技术方案可以进一步减小存储单元的占用面积。
39.4.本发明的技术方案中所提供的实施例中，多个多位半导体存储单元共享同一个写入晶体管，读出使用ramp（斜坡）电路采用相关双采样方法处理信号，消除了kt/c噪声影响，使单个多位半导体存储单元的电容可以做小。同时使用多组（一般大于32个）光电二极管共用fd的方式，降低写入与过程由写入晶体管引起的kt/c噪声，并且节省了面积。
40.5. 本发明的技术方案中所提供的实施例中，所述存储单元的控制晶体管上设置有第一控制栅极和第二控制栅极，可以通过控制第一控制栅极和第二控制栅极的时序来优化信号读出和写入过程，具体可以为：数据存储时段时，第二控制栅极部分位于光电二极管上，对于n型光电二极管，可以将第二控制栅极接正压钝化表面缺陷，进一步降低漏电；写入过程中，可以先关第一控制栅极再关第二控制栅极防止信号没有完全写入；读出过程中，可以先关第二控制栅极再关第一控制栅极防止电子回流。
附图说明
41.图1为本发明一本实施例中所提供的存储单元结构的示意图；图2为本发明一实施例中所提供的存储单元结构的示意图；图3为本发明一实施例中所提供的存储单元结构的示意图；图4为本发明另一实施例中所提供的存储单元结构的示意图；图5至图6为本发明一实施例中所提供的多位半导体存储阵列的结构示意图；
图7为图5至图6所提供的多位半导体存储阵列的读写方法的时序示意图。
具体实施方式
42.在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
43.其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
44.为使本发明的上述目的、特征和优点能够更为明显易懂，以下结合附图对本发明的多位半导体存储单元、存储阵列及其操作方法进行详细描述。
45.在本发明中，提供了一种多位半导体存储单元，包括：钉扎二极管、控制晶体管和浮置扩散区，利用所述钉扎二极管进行电荷的存储；其中，所述钉扎二极管由：光电二极管的n阱区和p型表面掺杂区组成，或由光电二极管的p阱区和n型表面掺杂区组成。
46.具体的一个实施例参考图1所示，图1为本实施例中所提供的存储单元结构，包括：p型硅衬底1；存储器的浮置n阱区3；存储器的浮置n阱区3的p型隔离区2；存储器的浮置n阱区3的p型表面掺杂区4；第一控制栅极5；信号浮置区6（浮置扩散区）。所述浮置n阱区3与p型硅衬底1构成光电二极管，加上p型表面掺杂区4成为钉扎二极管。所述浮置n阱区3作为本实施例中所提供的多位半导体存储单元中的存储电荷区域。
47.在具体的实施例中，所述钉扎二极管的p型表面掺杂区4适于防止衬底界面缺陷产生的电荷进入所述光电二极管的浮置n阱区3。
48.在具体的实施例中，所述钉扎二极管与所述浮置扩散区（信号浮置区6）之间还设置有控制晶体管，所述控制晶体管包括第一控制栅极5，所述第一控制栅极5位于所述光电二极管和所述浮置扩散区之间，控制所述钉扎二极管与所述浮置扩散区（信号浮置区6）之间通路的打开和关闭；所述浮置扩散区（信号浮置区6）适于作为信号读取或存储的缓存区，连接电平输入端。
49.在具体的实施例中，针对所述光电二极管设置有光屏蔽结构，适于在所述多位半导体存储单元进行读写操作时候，屏蔽所述光电二极管对光信号的感应。
50.在具体的实施例中，写入所述光电二极管的n阱区（浮置n阱区3）的电荷数量大于100e。
51.在具体的实施例中，通过增加所述光电二极管的n阱区的深度，以增加所述光电二极管的n阱区的满阱容量，从而提升所述多位半导体存储单元可分辨的比特位。
52.具体的另一个实施例参考图2所示，图2为本实施例中所提供的存储单元结构，包括：p型硅衬底1；存储器浮置n阱的p型隔离区2；存储器的浮置n阱区3；存储器的浮置n阱区的表面掺杂区4；第一控制栅极5；第二控制栅极5’；信号浮置区6。所述浮置n阱区3与p型硅衬底1构成光电二极管，加上p型表面掺杂区4成为钉扎二极管。
53.在具体的实施例中，所述钉扎二极管的p型表面掺杂区4适于防止衬底界面缺陷产生的电荷进入所述光电二极管的n阱区。
54.在具体的实施例中，所述钉扎二极管与所述浮置扩散区之间还设置有控制晶体
管，所述控制晶体管包括第一控制栅极5，控制所述钉扎二极管与所述浮置扩散区之间通路的打开和关闭；所述浮置扩散区适于作为信号读取或存储的缓存区，连接电平输入端。
55.在具体的实施例中，所述钉扎二极管上还设置有所述控制晶体管的第二控制栅极5’，所述第二控制栅极5’在所述第一控制栅极5和所述光电二极管之间，控制所述钉扎二极管与所述浮置扩散区之间通路的打开和关闭，并同时影响表面掺杂区4的效果。优选地，所述第二控制栅极5’部分位于所述光电二极管之上。
56.在其它具体实施例中，所述光电二极管掺杂阱区为p型，表面掺杂区为n型。即所述钉扎二极管由光电二极管的p阱区和n型表面掺杂区组成。具体继续参考所述图1和图2，其中n型掺杂区和p型掺杂区对调一下。如继续参考图1，本实施例中所提供的存储单元结构包括：n型硅衬底1；存储器浮置p阱的n型隔离区2；存储器的浮置p阱区3；存储器的浮置p阱区的表面掺杂区4；第一控制晶体管5；信号浮置区6。所述浮置p阱区3与n型硅衬底1构成光电二极管，加上n型表面掺杂区4成为钉扎二极管。
57.如继续参考图2，本实施例中所提供的存储单元结构包括：n型硅衬底1；存储器浮置p阱的n型隔离区2；存储器的浮置p阱区3；存储器的浮置p阱区的表面掺杂区4；第一控制晶体管5；第二控制晶体管5’；信号浮置区6。所述浮置p阱区3与n型硅衬底1构成光电二极管，加上n型表面掺杂区4成为钉扎二极管。
58.在具体的实施例中，所述n型表面掺杂区适于防止衬底界面缺陷产生的空穴进入所述光电二极管的p阱区。
59.在具体的实施例中，至少两所述多位半导体存储单元共享一浮置扩散区。优选地，大于32个所述存储单元共享一所述浮置扩散区，从而节省面积。
60.在具体的实施例中，还针对所述光电二极管设置有光屏蔽结构，适于在所述多位半导体存储单元进行读写操作时候，屏蔽所述光电二极管对光信号的感应。
61.在具体的实施例中，写入所述光电二极管的n/p阱区（浮置n/p阱区3）的电荷数量大于100e。
62.在具体的实施例中，通过增加所述光电二极管的n/p阱区（浮置n阱区3）的深度，以增加所述光电二极管的n/p阱区（浮置n/p阱区3）的满阱容量，从而提升所述多位半导体存储单元可分辨的比特位。
63.本发明中的设计特点为：本发明中采用钉扎二极管中的n/p阱区作为存储电荷单元。电荷的存储量由掺杂剂量决定，因而存储单元的存储量可通过调整掺杂剂量来控制。进一步的，可以根据n/p阱区中的电荷量识别多个二进制比特位。具体的，可以事先约定读取电荷量与存储信息的对应关系。例读取电子/空穴数为0-99之间代表0000，电子/空穴数为100-199之间代表0001，电子/空穴数为200-299之间代表0010
…
电子/空穴数为1500-1599之间代表1111，由此可见，满阱容量为1600可以有16个档位，存储4个比特位的数据，大大减少了存储单元的数目即使用面积。由于本发明的存储单元漏电很小，每个档位甚至可以分辨约10个电子/空穴，即满阱容量为1200的存储单元最多可以拥有120个档位。
64.这种方法的特点在于，根据实现约定的对应关系，单个存储器不仅限于存储3个二进制比特位数：对电子/空穴读取精度控制的越高，相同满阱容量的可以分辨的比特位数越
多，节省的存储器面积越大。
65.优选方案中，可以通过增加单层n/p阱的深度或增加为多层n/p阱，提高满阱容量，进一步提高存储器单元可以分辨的比特位数。
66.优选方案中，在存储器的浮置n/p阱区上方增加p/n型表面掺杂区，防止衬底si与sio2界面缺陷产生的电荷进入浮置n/p阱区，提高浮置n/p阱区内的电子储存精度。
67.所述浮置扩散区fd作为信号读取或存储的缓存区。
68.所述控制晶体管tx控制所述光电二极管的n阱区或p阱区与浮置扩散区fd之间通路的打开和关闭。优选方案中，控制晶体管tx的栅极可以有两个，分别为第一控制栅极和第二控制栅极。
69.通过时序控制所述第一控制栅极和所述第二控制栅极的打开和关闭，实现所述多位半导体存储单元的读取或写入过程。
70.本发明所提供的技术方案中，还提供了一种多位半导体存储单元的操作方法，包括：提供如上所述的多位半导体存储单元，当所述钉扎二极管由所述光电二极管的n阱区和p型表面掺杂区组成时，在进行数据存储时，将所述第二控制栅极接正压钝化表面缺陷，以适于进一步降低漏电。
71.本发明的实施例还提供了一种多位半导体存储单元的操作方法，提供如上所述的多位半导体存储单元，写入过程中，先关断所述第一控制栅极，然后再关断所述第二控制栅极，以适于确保信号完全写入；读出过程中，先关断所述第二控制栅极，然后再关断所述第一控制栅极，以适于防止电子回流。
72.参考图3所示，本发明的技术方案还提供了一种多位半导体存储单元，包括：读写电路和如上所述的多位半导体存储单元；其中，所述读写电路包括：写入晶体管wx，连接所述浮置扩散区fd（控制晶体管tx的漏端）和控制信号vw，所述控制晶体管tx源端连接像素单元，所述写入晶体管wx适于将控制信号写入浮置扩散区fd；复位晶体管rx，连接复位电压vr和所述浮置扩散区fd，适于将控制浮置扩散区fd的复位；跟随晶体管sf，连接行选晶体管sx漏端和恒高电平端dvdd，跟随晶体管sf的栅极连接所述浮置扩散区fd，适于将浮置扩散区fd的信号进行转化增益到输出端；所述恒高电平端dvdd和复位电压vr可以连接同一电位。
73.行选晶体管sx，连接所述跟随晶体管sf和信号采集端，适于将控制信号的行选择读取。
74.优选地，所述信号采集端外接ramp电路，适于通过相关双采样方式读取信号，消除kt/c噪声。
75.参考图4，在图3的基础上，所述写入晶体管wx源端（即所述浮置扩散区fd，控制晶体管tx的漏端）可以并联多个控制晶体管tx（tx11
…
tx1n）以及所述控制晶体管tx另一端连接的像素单元，即tx11到tx1n共用跟随晶体管sf驱动。同样所述跟随晶体管sf的漏端dvdd和复位电压vr可以连接同一电位。
76.本发明的技术方案还提供了图3所示的一种多位半导体存储单元的操作方法：提供如上所述的多位半导体存储单元，所述多位半导体存储单元的数据写入过程包括：将数据信号分割为数据包，每个数据包的长度为半导体存储单元的存储最大比特位数；将所述数据包转化为数据包电压vw，其中每个数据包电压vw对应一个多位半导体存储单元需要存储的电荷量；打开写入晶体管wx，将所述数据包电压vw传至所述浮置扩散区fd；打开控制晶体管tx，将所述数据包电压vw传入浮置n阱区；关闭写入晶体管wx和控制晶体管tx，所述浮置n阱区存入所述写入数据。
77.在具体的一种读出过程实施例中，所述多位半导体存储单元的数据读出过程包括：提供复位电压正压，打开所述行选晶体管sx，打开所述复位晶体管rx，所述复位电压将传至所述浮置扩散区fd；关闭所述复位晶体管rx，通过比较ramp电路与信号采集端两端电压，电压相等时记录此时收集到的第一电压；保持所述行选晶体管sx打开，打开所述控制晶体管tx，使所述光电二极管的n阱区电子或p阱区的空穴传入所述浮置扩散区fd，使所述浮置扩散区电压fd降低或升高；关闭所述控制晶体管tx，通过比较ramp电路与信号采集端两端电压，电压相等时记录此时收集到的第二电压；比较所述第一电压与所述第二电压的差值可以得到每一个多位半导体存储单元存储的信号。
78.在具体的另一种读出过程实施例中，所述多位半导体存储单元的数据读出过程包括：提供复位电压正压，打开所述行选晶体管sx，打开所述复位晶体管rx，所述复位电压将传至所述浮置扩散区fd；关闭所述复位晶体管rx；保持所述行选晶体管sx打开，打开所述控制晶体管，使浮置n阱区存储的电荷传入所述浮置扩散区，使所述浮置扩散区电压降低；关闭所述控制晶体管，记录此时收集到的电压得到每一个多位半导体存储单元存储的信号。
79.当存储单元数据读出后，所述光电二极管的n阱区或p阱区存储的电荷清空，存储信号会丢失，所以每隔单位时间，需重新写入存储数据。
80.本发明的技术方案还提供了图5至图6所示的一种多位半导体存储阵列，包括：多行半导体存储单元，其中每行半导体存储单元包括至少2组多位半导体存储单元；每组所述多位半导体存储单元包括：读写电路和至少2个像素单元，所述读写电路包括：一写入晶体管wx、一复位晶体管rx、跟随晶体管和一行选晶体管sx，所述每个像素单元包括：一钉扎二极管、一控制晶体管tx和浮置扩散区，所述钉扎二极管由：光电二极管的n阱区和p型表面掺杂区组成，或由光电二极管的p阱区和n型表面掺杂区组成；
其中，每组所述多位半导体存储单元中的所述像素单元共用驱动，所述控制晶体管tx的栅极电位分开控制；每行所述多位半导体存储单元中不同组的像素单元中对应次序的控制晶体管共用一个栅极电位，每行所述多位半导体存储单元中的所述写入晶体管wx、所述复位晶体管rx和所述行选晶体管sx各自共用一个栅极电位。
81.在具体的实施例中，所有行的多位半导体存储单元共用地电位、复位电位、跟随晶体管漏端电位。
82.在具体的实施例中，dvdd和复位电压vr可以连接同一电位，也可以分开控制。
83.本发明的技术方案还提供了一种多位半导体存储阵列的读写方法，如图7所示，图7为图5至图6所提供的多位半导体存储阵列的读写方法的时序示意图。对于非同行数据，可以同时读出或写入；同行数据不可同时读出和写入。
84.在具体的实施例中，包括：第一周期对第n+1行的多位半导体存储单元进行数据分割；第二周期对第n+1行的多位半导体存储单元进行数据写入，此时，第n+2行进行数据分割；第三周期对第n+1行的多位半导体存储单元进行fd电压复位，此时，第n+2行进行数据写入，第n+3行进行数据分割；第四周期对第n+1行的多位半导体存储单元进行数据读出，此时，第n+2行进行fd电压复位，第n+3行进行数据写入，第n+4行进行数据分割；所述n为大于零的整数。
85.在具体的实施例中，所述第一周期对第n+1行的多位半导体存储单元进行数据分割的步骤包括：信号数据通过电路和分割为数据包并将其转化为这一行中每一列多位半导体存储单元的数据包电压，每个数据包电压对应一个多位半导体存储单元将要存储的电荷量。
86.在具体的实施例中，所述第二周期对第n+1行的多位半导体存储单元进行数据写入的步骤包括：打开写入晶体管，数据包电压将分别传至每一列的浮置扩散区，打开控制晶体管，数据包电压将从至浮置扩散区传入各自所述光电二极管的n阱区或p阱区，关闭写入晶体管和控制晶体管，信号被存储。
87.在具体的实施例中，所述第三周期对第n+1行的多位半导体存储单元进行浮置扩散区电压复位的步骤包括：复位电压为正压，打开行选晶体管，打开复位晶体管，复位电压将传至每一列的浮置扩散区，关闭复位晶体管，记录此时收集到的第一参考电压vref。
88.在具体的实施例中，所述第四周期对第n+1行的多位半导体存储单元进行数据读出的步骤包括：保持行选晶体管打开，打开控制晶体管，所述光电二极管的n阱区存储的电子或p阱区存储的空穴将传入各自对应的浮置扩散区使其电压降低（n阱区）或升高（p阱区），关闭控制晶体管，记录此时收集到的第二参考电压；比较第一参考电压与第二参考电压的差值可以得到每一个多位半导体存储单元存储的信号。
89.在具体的实施例中，所述第四周期对第n+1行的多位半导体存储单元进行数据读出的步骤包括：保持行选晶体管打开，打开控制晶体管，所述光电二极管的n阱区存储的电子或p阱区存储的空穴将传入各自对应的浮置扩散区使其电压降低（n阱区）或升高（p阱
区），关闭控制晶体管，记录此时收集到的电压对应多位半导体存储单元存储的信号。
90.本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。