缩短感测延迟的方法、多路复用器及非易失性存储器读取电路与流程

缩短感测延迟的方法、多路复用器及非易失性存储器读取电路
相关申请的交叉引用
1.本申请要求于2019年10月23日提交的、发明人为ivan koudar(i
·
考达尔)的、标题为“high temperature freeprom advanced reading circuitry(高温freeprom高级读取电路)”的第62/924,696号美国临时申请的优先权，其整体通过引用并入本文中。本申请还要求于2020年9月30日提交的、发明人为ivan koudar(i
·
考达尔)的、标题为“non-volatile memory reading circuits and methods for reducing sensing delay periods(用于缩短感测延迟时段的非易失性存储器读取电路和方法)”的第17/037,948号美国申请的优先权，其整体通过引用并入本文中，该美国申请的申请人案号为ons04138us。
技术领域
2.本文描述的技术总体上涉及缩短感测延迟的方法、多路复用器及非易失性存储器(“nvm”)读取电路。更具体地，本文描述的技术涉及被配置成用于缩短与读取被选择的nvm单元相关联的延迟时段的电路和方法。


背景技术：

3.通常，用于存储单元的读取电路会经历可在选择给定存储单元之后并且在读取给定存储单元之前出现的延迟时段。该延迟时段通常是由于需要对将被选择的存储单元和传感器耦接的地址线进行充电而产生的，该传感器被配置成读取存储在存储单元中的值，这些值由在地址线上提供的电流表示。更具体地，在感测放大器可以读取被选择的地址线上的值(由比特单元电流表示)之前，需要将地址线上的电压电势充电至给定值。每次选择不同的存储单元由给定感测放大器进行读取，需要对与被选择的存储单元对应的地址线上的电压进行充电。当发生这样的充电时，地址线上的充电电流通常会超过给定感测放大器的最大灵敏度水平。此外，这样的充电在给定时段内发生，通常是指引起感测延迟时段。通常，至少部分地基于发送延迟时段来确定给定存储阵列的响应能力。较长的感测延迟时段通常会导致nvm的读取速度较慢。
4.此外，应当理解，由于在感测放大器本身以及两条或多条数据线之间会出现寄生电容，因此需要充电时段。考虑到这样的电容，感测延迟时段通常与施加到地址线的电流成正比，该电流会增加这样的地址线上的电压电势并克服在这样的地址线上以及这样的地址线之间出现的寄生电容。各种方法试图通过使用较高的充电电流来缩短感测延迟时段。然而，尽管这样的较高的电流通常会缩短感测延迟时段，但是通常会产生各种操作成本，例如需要更高的电压(对设备的电池寿命和功耗有关联影响)、增加了读取电路产生的热量以及其他不期望的运行副作用。此外，应当理解，随着给定nvm的温度升高，通常需要更高的电压来给地址线充电。当使用更高的电压给地址线充电时，产生的高温会固有地降低地址线和感测放大器的增益以及增加地址线和感测放大器的固有电阻。因此，需要用于解决这些问题和其他问题的nvm读取电路和使用这样的电路的方法。


技术实现要素：

5.本公开的各个实施例描述了用于缩短感测延迟时段的nvm读取电路和方法。
6.根据本公开的至少一个实施例，一种用于缩短非易失性存储器读取电路的感测延迟的方法可以包括：对将具有多个比特单元的存储阵列与感测放大器耦接的多条比特线进行预充电。在接收到识别存储阵列中的给定比特单元的读取请求时，可以将被寻址的比特线与偏置电压进行解耦。被寻址的比特线与给定比特单元相对应而且从多条比特线中选择。然后可以将被寻址的比特线耦接至感测放大器。在感测电路延迟之后，可以经由与感测放大器耦接的被寻址的比特线将存储在给定比特单元中的数据提供给感测放大器。感测放大器可以解释存储在给定比特单元中的数据。可以生成与经解释的数据相对应的数据输出信号。该解释可以在输出延迟t
do
之后发生。预充电可以以偏置电压v
偏置
发生。偏置电压是感测放大器的理想电压v
理想
的函数。
7.理想电压v
理想
可以与比特线电压v
bl
相对应。在将被寻址的比特线耦接至感测放大器时，可以改变(增大或减小)被寻址的比特线上的电压，直到该电压基本上等于比特线电压v
bl
。当被寻址的比特线上的电压增大或减小到基本上等于比特线电压v
bl
时，在被寻址的比特线上会出现瞬态电流。瞬态电流增加了被寻址的比特线上的总电流。感测放大器被配置成当地址比特线上的总电流仅仅等于比特单元电流且不受瞬态电流干扰时，从给定比特单元接收数据。当存在瞬态电流时，地址比特线上的总电流是比特单元电流与瞬态电流之和。偏置电压v
偏置
有助于缩短瞬态电流存在的持续时间。当比特线电流中不存在瞬态电流且该比特线电流超过感测放大器阈值sa
th
时，可正确区分比特单元值。
8.在被寻址的比特线上的电压增加到基本上等于比特线电压v
bl
时，在被寻址的比特线上会出现瞬态电流。瞬态电流增加了被寻址的比特线上的总电流。感测放大器可被配置成当地址比特线上的总电流低于感测放大器阈值sa
th
时，从给定比特单元接收数据。当存在瞬态电流时，地址比特线上的总电流可能会超过感测放大器阈值sa
th
。偏置电压v
偏置
会导致总电流超过感测放大器阈值sa
th
的持续时间减少。
9.对于至少一个实施例，偏置电压v
偏置
可足以克服在被寻址的比特线中的两条或更多条与多条比特线之间产生的一个或多个寄生电容。对多条比特线进行预充电，可以减小用于克服在多条比特线中的两条或更多条比特线之间产生的寄生电容的电流。对多条比特线进行预充电，可以降低非易失性存储器读取电路的运行温度。
10.对于至少一个实施例，被寻址的比特线的耦接和解耦可以发生在被配置成将多个比特单元中的两个或更多个比特单元与感测放大器耦接的多路复用器中。
11.根据本公开的至少一个实施例，一种多路复用器可以被配置成缩短存储器读取电路的感测延迟时段，并且该多路复用器可以包括与第一比特线耦接的第一偏置开关以及与第一比特线耦接的第一读取开关。当第一偏置开关处于闭合状态并且第一读取开关处于断开状态时，第一比特线可以耦接在存储阵列的第一比特单元和偏置电源之间。当第一偏置开关处于断开状态并且第一读取开关处于闭合状态时，第一比特线可以耦接在存储阵列的第一比特单元和感测放大器之间。第一偏置开关和第一读取开关具有对立的状态。
12.对于至少一个实施例，多路复用器可以包括与第二比特线耦接的第二偏置开关以及与第二比特线耦接的第二读取开关。当第二偏置开关处于闭合状态并且第二读取开关处于断开状态时，第二比特线可以耦接在存储阵列的第二比特单元和偏置电源之间。当第二
偏置开关处于断开状态并且第二读取开关处于闭合状态时，第二比特线可以耦接在存储阵列的第二比特单元和感测放大器之间。第二偏置开关和第二读取开关具有对立的状态。第一偏置开关和第二偏置开关具有对立的状态。偏置电源可以提供偏置电压v
偏置
，以用于在第一偏置开关闭合时对第一比特线进行预充电。第一比特线可以包括比特线对，以用于在任何给定时间将第一比特单元选择性地耦接至偏置电源和感测放大器中的一个。该比特线对中的每条比特线上的电流之间的差电流i
dif
超过感测放大器阈值sa
th
则会引起感测电路延迟t
ro
，在该感测电路延迟t
ro
期间，无法通过感测放大器读取存储在比特单元中的数据。
13.偏置电源可以被配置成提供偏置电压v
偏置
，以用于在第一偏置开关闭合时对比特线对进行预充电。对该比特线对进行预充电，可以缩短感测电路延迟t
ro
。差电流i
dif
超过感测放大器阈值sa
th
则会引起感测电路延迟t
ro
，在该感测电路延迟t
ro
期间，无法通过感测放大器读取存储在比特单元中的数据。差电流i
dif
是第一比特线i
bl
上的电流与参考电流i
ref
之间的差。可以基于由地址解码器提供的地址来配置第一偏置开关和第一读取开关的状态。
14.根据本公开的至少一个实施例，一种非易失性存储器读取电路可以包括：地址解码器；包括第一比特单元和第二比特单元的阵列；具有第一偏置开关、第一读取开关、第二偏置开关和第二读取开关的多路复用器；感测放大器；偏置电源；第一比特线以及第二比特线。可以由地址解码器来选择第一比特单元。当如此进行选择时，第一比特线通过第一读取开关将第一比特单元和感测放大器耦接，第二比特线通过第二偏置开关将第二比特单元和偏置电源耦接。当第二比特线由地址解码器选择时，第二比特线通过第二读取开关将第二比特单元和感测放大器耦接，第一比特线通过第一偏置开关将第一比特单元和偏置电源耦接。
15.偏置电源可以提供被选择成缩短感测电路延迟t
ro
的偏置电压v
偏置
，该感测电路延迟t
ro
是当由地址解码器选择第一比特单元和第二比特单元中给定的比特单元时所引起的。所引起的感测电路延迟t
ro
是在第一比特线和第二比特线之间产生的一个或多个寄生电容的函数。偏置电压将未被选择的比特线预充电至比特线电压v
bl
，该比特线电压v
bl
在感测放大器的理想电压v
理想
的十毫伏(10mv)以内。
附图说明
16.在此与以下描述和附图中的至少一个相关地进一步公开了由本公开的各个实施例所提供的设备、系统和方法的特征、方面、优点、功能、模块和组件。在附图中，相同类型的相似组件或元件可以具有相同的附图标记，并可以包括诸如108a-108n之类的附加字母标志符，其中，字母标志符表示带有相同附图标记(例如108)的组件具有共同的属性和/或特性。此外，组件的各个视图可以通过第一附图标签与其后的短划线和第二附图标签来区分，其中，为了本描述的目的，第二附图标签用于指定组件的视图。如果在说明书中只使用第一附图标签，则该描述可适用于具有相同第一附图标记的类似组件和/或视图中的任一个，而不考虑任何附加字母标志符或第二附图标签(如果有的话)。
17.图1是描绘现有技术的nvm读取电路的示意图。
18.图2a是示出用于nvm读取电路的地址数据的时序图。
19.图2b是示出现有技术的nvm读取电路的地址线上的电压的时序图。
20.图2c是示出现有技术的nvm读取电路的比特线上的电流的时序图。
21.图2d是示出由现有技术的nvm读取电路的感测放大器输出的数据的时序图。
22.图2e是示出在使用现有技术的nvm读取电路期间产生的时间延迟的时序图。
23.图3是根据本公开的至少一个实施例的被配置成缩短感测电路延迟的新nvm读取电路的示意图。
24.图4a是示出用于现有技术的nvm读取电路和根据本公开的至少一个实施例的被配置成缩短感测电路延迟的新nvm读取电路中的每一个nvm读取电路的地址数据的时序图。
25.图4b是示出现有技术的nvm读取电路(如虚线所示)和根据本公开的至少一个实施例的被配置成缩短感测电路延迟的新nvm读取电路(如实线所示)中的每一个nvm读取电路的比特线上的电压的时序图。
26.图4c是示出现有技术的nvm读取电路(如虚线所示)和根据本公开的至少一个实施例的被配置成缩短感测电路延迟的新nvm读取电路(如实线所示)中的每一个nvm读取电路上的电流的时序图。
27.图4d是示出由如图2d所示的现有技术的nvm读取电路的现有技术的感测放大器所输出的数据相对于由根据本公开的至少一个实施例的被配置成缩短感测电路延迟的新感测放大器所输出的数据的时序图。
28.图4e是示出由使用现有技术的nvm读取电路而产生的时间延迟相对于由使用根据本公开的至少一个实施例的被配置成缩短感测电路延迟的新nvm读取电路而产生的时间延迟的时序图。
29.图5是示出根据本公开的至少一个实施例的可使用新nvm读取电路来实现的总访问时间结果相对于存储器电源电压的一个非限制性示例的曲线图。
30.图6是示出根据本公开的至少一个实施例的可使用新nvm读取电路来实现的总访问时间结果相对于电流差的一个非限制性示例的曲线图。
31.图7是示出根据本公开的至少一个实施例的用于缩短nvm读取电路的感测延迟时段的方法的一个非限制性实施例的流程图。
具体实施方式
32.本文描述的各个实施例涉及被配置成用于缩短与读取被选择的nvm单元相关联的延迟时段的电路和方法。如图1所示，现有技术的非易失性存储器(nvm)读取电路100通常针对于存储单元(在此为“比特单元”)102的阵列100进行操作。比特单元102通常以具有“m”行“n”列的行和列的形式进行布置(其中m和n均为整数)，例如，比特单元102(1x1)、102(1x2)至102(mxn)。任意数量的行和列可用于阵列101，也可以使用其他格式。可通过使用地址解码器104、行m驱动器106和列n驱动器108来单独地选择每个比特单元。通常经由比特线对110(mxn)和111(mxn)将每个比特单元耦接到提供相应的读取开关s1至s6的多路复用器(“mux”)112。当读取开关由mux112选择时，该读取开关闭合，且存储在被选择的比特单元上的数据(“比特单元数据”，由在给定比特线(“bl”)上提供的比特线电流i
bl
表示)被提供给感测放大器(“sa”)114。这样的比特线在本文中被标记为110(mxn)/111(mxn)，并且在这样的比特线上提供的电流由标记i
bl-l
和i
bl-r
表示。
33.应当理解，在可由sa 114解释比特单元数据之前，通常i
bl-l
和i
bl-r
必须落在给定sa 114的灵敏度范围内。然后，sa 114可在数据输出信号(“do”)中输出经解释的值，该数据输
出信号可由其他设备出于任何理由来使用。
34.仅出于清楚性目的，现有技术(“pa”)的nvm读取电路100的信号包括pa标签，而根据本公开的实施例配置的的新nvm读取电路300(图3)的信号包括标签“(新)”。
35.通常应当理解，从给定比特单元获得的这样的存储数据的可靠性与被选择的比特线110/111上提供的信号强度成比例。如图1所示，示出了比特单元102(1x2)被选择以及比特线110(1x2)和111(1x2)由mux 112选择，并且将这样的比特线上的电流i
bl-l
和i
bl-r
提供给sa 114。
36.每个比特单元102(mxn)可以以差分比特单元拓扑(如图1所示)或其他方式配置。对于差分比特单元拓扑，感测放大器sa 114可以被配置成包括相对的第一差分电流传感器116和第二差分电流传感器118，第一差分电流传感器116和第二差分电流传感器118基于由被选择的比特单元提供的电流i
bl-l
和i
bl-r
之间的电流差i
dif
来输出数据输出信号do。可以以任何期望的模拟或数字形式、以任何电压电平或其他方式来提供数据输出信号do。如以下进一步讨论的，电压源120用于将比特线充电至理想电压v
理想
。通常，v
理想
＝v
bl
，其中，v
bl
是由电压源120提供的比特线电压输出，下面将更详细地讨论了v
bl
。例如，可使用以下关系来确定数据输出信号do的电流值：如果i
dif
>0＝>do＝log 1；以及如果i
dif
<0＝>do＝log 0；其中，i
dif
＝i
bl-l
–
i
bl-r
。
37.应当理解，当使用单端比特单元拓扑时，可以使用单个比特线。例如，可使用i
bl-l
信号向sa 114提供比特单元值。对于这样的配置，可以根据参考电流i
ref
并基于以下关系来确定数据输出信号do：如果i
bl-l
>i
ref
＝>do＝log 1；以及如果i
bl-l
<i
ref
＝>do＝log 0。
38.应当理解，本公开的各个实施例不限于任何比特单元拓扑；可以使用差分、单端和/或其他拓扑。
39.通常还应当理解，当选择比特线对时，在mux 112中使用的开关(例如，开关s3和s4)内会出现各种输入阻抗电阻，如电阻r3和r4所示。类似地，在sa 114中出现输入阻抗，如电阻r1和r2所示。这样的输入阻抗通常会限制可在给定电压下提供给比特线的电流。因此，nvm读取电路的响应时间通常与这样的nvm读取电路的响应时间成反比关系。
40.此外，通常应当理解，在使用nvm读取电路100期间会出现各种寄生电容。例如，出现各种寄生电容包括：如电容c2所示的在被选择的比特线110(x2)和111(1x2)之间的电容；如电容c1和c3所示的在被选择的比特线和未被选择的比特线之间的电容；如电容c4、c5、c6和c7所示的在给定比特线和中性电位之间的电容。这些电容通常在十微微法拉的范围(10pf)之内，且通常必须无效以使被选择的比特线上的电压v
bl-l
和v
bl-r
达到阈值电压，该电压与被选择的比特线上的、在sa 114的灵敏度范围内的电流i
bc-l
和i
bc-r
相对应。这些关系在图2a至图2e中进一步示出。
41.如图2a至图2e所示，nvm读取电路100通常通过提供从起始时刻t0到第一时刻t1的数据“最近读取的数据”来进行操作，其中，该最近读取的数据对应于最近的之前被选择的地址。在第一时刻t1，将新的地址数据ad提供给nvm读取电路100，这会引起：电压电势被提
供给诸如比特单元102(1x2)(如图1所示)之类的被选择的比特单元、mux 112中之前闭合的任意开关断开以及开关r3和r4闭合。应当理解，在发生这样的配置的过程中会引起地址延迟时间t
ad
。地址延迟时间t
ad
通常小于___纳秒(_ns)。在时刻t2，已经接收到新的有效地址，且适当地配置了nvm读取电路的开关等。然后，在t2，sa 114向被选择的比特线(例如，比特线110(1x2)和111(1x2))提供充电电压v
bl
(如在图1和图2b中所示)。如图所示，对于现有技术的系统，充电通常从t2开始持续到第五时刻t5。此外，v
bl-l
和v
bl-r
可以以不同的速率充电，并且这样的充电持续到两条比特线均达到理想电压v
理想
为止；其中v
理想
是与感测放大器sa 114的感测放大器阈值sa
th
的电流电平相对应的电压，其中sa
th
随着感测放大器配置的变化而变化。
42.如图2c所示，当对被选择的比特线充电时，这样的比特线上的电流(由i
dif
表示)突然增加，然后减小直到第五时刻t5为止，在第五时刻t5满足sa
th
阈值。因此，从第二时刻t2到第五时刻t5发生了感测电路延迟t
ro
。对于现有技术的nvm读取电路，感测电路延迟通常将发生数十纳秒或更长时间。
43.如图2d所示，当在时刻t5满足sa
th
阈值时，输出延迟t
do
通常从第五时刻t5到第六时刻t6发生。与在对比特线进行寻址和/或充电期间出现的延迟不同，该延迟通常归因于sa 114本身的处理延迟。在第六时刻t6，可用的输出数据do有效。
44.因此如图2e所示，应当理解，现有技术的nvm读取电路通常引起的总访问延迟为t
acc(pa)
＝t
ad
+t
ro
+t
do
，其中相对于t
ro
来说，t
ad
和t
do
显得不重要。本公开的各个实施例被配置成最小化t
ro
，从而改进nvm读取电路的响应、效率、热特性和其他特性。而且，可以通过使用本公开的实施例来实现nvm读取电路的功率因数(fom)和区域(area)fom中的每一个的改进。
45.如图3所示，对于本公开的至少一个实施例，被配置成缩短感测电路延迟t
ro
的新nvm读取电路300可以包括以上针对各种现有技术的nvm读取电路100所讨论的、包括阵列101、比特单元102(mxn)、地址解码器104、行(m)驱动器106和列(n)驱动器108的组件中的多个组件。此外，可使用比特线110(mxn)/111(mxn)和读取开关s1至s6，并且可产生固有电阻r1至r4和寄生电容c1至c7。对于至少一个实施例，新的nvm读取电路300可以使得与现有技术的读取电路相比节省百分之二十(20％)的功率。可以在不显著增加nvm读取电路300消耗的运行功率(如果有的话)的情况下实现这样的功率节省，同时实现t
ro
的缩短。
46.如图3所示，根据本公开的至少一个实施例所配置的新的nvm读取电路300可以包括多路复用器，新的mux 302包括诸如第一偏置开关bs1、第二偏置开关bs2、第三偏置开关bs3、第四偏置开关bs4、第五偏置开关bs5和第六偏置开关bs6之类的一个或多个偏置开关bs。偏置开关bs可以与一条或多条(如果不是每条)比特线110/111结合使用。偏置开关可以被配置成选择性地将给定比特线110/111与偏置电源304耦接。偏置电源304可以被配置成提供偏置电压v
偏置
。对于至少一个实施例，v
偏置
是比特线电压v
bl
的复制。v
偏置
可以是固定的或可变的。当其可变时，v
偏置
可以例如但不限于基于如由新的sa314提供给偏置电源304的当前比特线电压v
bl
进行调整。对于至少一个实施例，v
偏置
通常在理想电压v
理想
的十毫伏(10mv)以内。该差异在图4b中由v
偏移(新)
表示，可以表示为：v
偏移(新)
～v
理想
±
10mv。与之相比，v
偏移(pa)
～v
理想
±
1v。
47.进一步地，如图3所示，偏置开关bs可以被配置成在将未被选择的(用于读取的)比
特线与偏置电源304耦接时将已选择的比特线与偏置电源304解耦。更具体地，参考图3所示的示例，其中选择比特线110(1x2)和111(1x2)进行读取，偏置开关bs1、bs2、bs5和bs6被配置成闭路配置，同时偏置开关bs3和bs4被配置成开路配置。类似地，当使用下一个要读取的地址(例如地址线110(1x1)和111(1x1))时，将断开偏置开关bs1和bs2，并闭合偏置开关bs3和bs4。因此，偏置开关可以被配置成相对于给定读取开关(诸如读取开关s1至s6)呈相反的状态操作。更具体地，偏置开关bs1可以例如被配置成具有与读取开关s1的状态相反的状态(断开或闭合)。因此，当选择比特线110(mx1)进行读取时，偏置开关bs1断开同时读取开关s1闭合。当完成(或终止)从比特线110(mx1)读取数据时，偏置开关bs1闭合且读取开关s1断开。因此，应当理解，可以通过将与地址解码器104传送到现有技术的mux 102的控制信号相同的控制信号用于新的mux 302，来实现根据本公开的各个实施例实现的t
ro
的缩短。
48.如图4a至图4e所示，新的nvm读取电路300可以被配置成使用如现有技术的nvm读取电路300所使用的现有寻址方案。因此，图4a中所示的时序信息与如图2a所示的时序信息相同。此外，应当理解，通过本公开的实施例，地址延迟时间t
ad
保持不变。
49.如图4b所示，本文的各个实施例实现了感测电路延迟t
ro
的显著缩短。如图4e所示，t
ro(新)
远小于t
ro(pa)
。通过偏置电源304基本连续地将未被选择的比特线预充电到v
偏置
电平来实现t
ro
的时间缩短(与t
ro(pa)
相比)。因此，当新寻址比特线时，仅需要对这种新寻址的比特线上的电压电势进行充电来克服电压偏移v
offs(新)
。此外，由于每个未被选择的比特线保持在v
偏置
，因此，在v
bl-l
和v
bl-r
比特线电压之间出现的任何差异都是无关紧要的，在第一实例中可能出现任何这样的差异。
50.如图4c所示，v
offs(新)
的减少(与v
offs(pa)
相比)还使得在对比特线充电期间出现的电流尖峰相应减少。这些电流尖峰的比较由比特线差电流i
dif(新)
与i
dif(pa)
之间的显著差异来表示。对于至少一个实施例，新的nvm读取电路300的运行特性相对于现有技术的nvm读取电路100可以实现1/10至1/5范围内的改进。应当理解，在充电期间发生的电流尖峰的减小可以使得电磁兼容性(emc)性能得到改善。
51.如图4d所示，i
dif(新)
在第二时刻t2降至sa
th
以下。这些减少还使得数据读取操作在时刻t3处较早发生，并且新的有效数据在第四时刻t4可用。应当理解，与i
dif(pa)
响应相比，i
dif(新)
响应使得新的总访问延迟时间t
acc(新)
相比于现有技术的总访问延迟时间t
acc(pa)
得到了显著改善。在进行这样的比较时，假设对于新的nvm读取电路300和旧的nvm读取电路100来说，t
do
和t
ad
均保持恒定并且相同。
52.如图5所示，提供了示出可以使用根据本公开的至少一个实施例来配置的新nvm读取电路300实现的总访问时间t
acc
相对于存储器电源电压v
dd
的一个非限制性示例结果的曲线图。如该图所示，通过将存储器电源电压v
dd
提高到1.5伏以上，五十纳秒(50ns)以下的总访问时间t
acc
的改善可以忽略不计。
53.如图6所示，提供了示出可以使用根据本公开的至少一个实施例的新的nvm读取电路实现的总访问时间t
acc
相对于电流差i
dif
的一个非限制性示例结果的曲线图。如图所示，小于二点八微安培(2.8ua)的电流差i
dif
可以使得总访问时间t
acc
小于二十七点五纳秒(27.5ns)，并且其中i
dif
的额外增加对t
acc
的影响减小。
54.如图7所示，根据操作700，当对阵列100通电时，根据本公开的至少一个实施例的用于缩短nvm读取电路的感测延迟时段的方法可以开始。
55.根据操作702，该方法可以包括：对将阵列100和感测放大器sa 314耦接的地址线进行初始充电。可以通过将每个偏置开关bs#配置成闭路配置来将比特线初始充电至偏置电压v
偏置
。
56.根据操作704，该方法可以包括：等待从地址解码器104接收到地址指令。
57.根据操作706，该方法可以包括：当从地址解码器104接收到地址时，新的mux 302断开偏置开关bs#，并闭合与被选择的比特线相对应的读取开关s#。
58.根据操作708，该方法可以包括：等待电流差i
dif
减小到感测放大器阈值sa
th
以下。
59.根据操作710，该方法可以包括：由感测放大器sa 314读取由阵列100在被选择的比特线上提供的数据，同时继续向未被选择的比特线提供偏置电压v偏置。
60.根据操作712，该方法可以包括：确定何时完成或中止从阵列读取数据。
61.根据操作714，该方法可以包括：如针对操作706所配置的，闭合任何被断开的偏置开关并断开任何已闭合的读取开关。
62.根据操作716，该方法可以包括：确定是否要对阵列100断电，例如使阵列100进入待机模式和/或关闭阵列100。如果是，则该方法重新回到操作700。
63.根据操作718，该方法可以包括：继续向将阵列100与感测放大器sa 314耦接的所有比特线提供偏置电压v
偏置
。
64.根据操作720，该方法可以包括：确定是否已经接收到新的地址。如果是，则该方法继续进行到操作720。如果未接收到新的地址，则该方法继续进行到操作716。可以基于任何方法来确定新地址。
65.应当理解，参照图7的上述方法不限于特定的操作排序、组合、顺序或其他方面的操作。根据本公开的一个或多个实施例，可以以不同的顺序或其他方面使用附加的、更少的操作。此外，上面已经参考多个示例性实施例描述了本技术。然而，可以在不脱离本技术的范围的情况下对示例性实施例进行改变和修改。
66.尽管以上已经以某种特性程度或参照一个或多个单独的实施例描述了所要求保护的发明的各个实施例，但是本领域技术人员可以在不脱离所要保护的发明的精神或范围的情况下对所公开的实施例进行多种更改。尽管本文中使用的各种附图示出了各种电路实施例，但是应当理解，其他实施例(未示出)可以修改、重新配置、添加和/或移除一个或多个电路组件、连接、耦接等。使用术语“大约”或“基本上”意味着元素的值的参数预期接近所描述的值或位置。然而，如本领域所公知的，可存在使得这些值无法如所描述的那样精确的微小变化。因此，诸如10％的差异之类的预期差异是本领域普通技术人员将预期并知晓的、相对于本公开的一个或多个实施例的所描述或理想目标的、可接受的合理差异。还应理解，术语“顶部”和“底部”、“左”和“右”、“上”或“下”、“第一”、“第二”、“下一个”、“最后一个”、“在...之前”、“在...之后”以及其他类似术语仅用于描述和便于参考目的，而并不意图将本公开的各个实施例的任何元素或操作序列限制为任何取向或配置。术语“耦接”、“连接”或其他方面并不旨在将在两个或更多个设备、系统、组件或其他方面之间的这种交互和信号通信限制为直接交互；也可以是间接耦接和连接。术语“和”和“或”不旨在以限制或扩展的方式使用，并且其覆盖本公开的实施例的元素和操作的组合的任何可能范围。因此，可以预期其他实施例。意图将包含在以上描述中以及示出在附图中的所有内容解释为仅是对实施例的说明而非限制。在不脱离如所附权利要求所限定的本发明的基本元素的情况下，可
以进行细节或结构上的改变。