用于平衡四层级单元编码的存储系统和方法与流程

用于平衡四层级单元编码的存储系统和方法


背景技术：

1.在将数据写入到具有多层级单元(mlc)配置的非易失性存储器时，此过程通常是通过以下来实现的：针对存储器中的完整字线中的所有单元将单元的多个位中的每一个存储于存储器控制器中的随机存取存储器(ram)中，然后进行用于将电荷注入到每一多位单元中的多阶段编程过程以实现所述单元所要的经编程状态。通常，多阶段编程涉及利用加宽的电压分布对状态进行的最初编程部分(即，“模糊(foggy)”编程步骤)，以及之后的利用紧密电压分布对所有状态进行的最终编程(即，“精细(fine)”编程步骤)。作为此多步骤编程过程的部分，且对于多个编程步骤中的每一个，控制器中的存储器可以存储将编程于单元中的所有数据位的副本并处理数据的错误校正码(ecc)位。在可以无错误地从存储器阵列读取在模糊编程步骤中编程的数据或此数据可以在存储器裸片内可靠地解码以支持后面的精细编程步骤的情况下，模糊数据不需要在精细步骤之前临时存储在存储器控制器中，并且存储器控制器内的存储器缓冲器的大小可以减小。
附图说明
2.图1a是一实施例的非易失性存储系统的框图。
3.图1b是示出一实施例的存储模块的框图。
4.图1c是示出一实施例的阶层式存储系统的框图。
5.图2a是示出根据一实施例的示出于图1a中的非易失性存储系统的控制器的组件的框图。
6.图2b是示出根据一实施例的示出于图1a中的非易失性存储系统的组件的框图。
7.图3是示出一实施例的3-4-4-4编码的图表和曲线图。
8.图4是一实施例的方法的流程图。
9.图5是一实施例的另一方法的流程图。
10.图6是用于使用编码方案帮助读取操作的一实施例的方法的曲线图。
具体实施方式
11.现在转向附图，适用于实施这些实施例的方面的存储系统展示在图1a到图1c中。图1a是示出根据本文中所描述的主题的实施例的非易失性存储系统100(有时在本文中称为存储装置或仅称为装置)的框图。参考图1a，非易失性存储系统100包含控制器102和非易失性存储器，所述非易失性存储器可由一个或多个非易失性存储器裸片104组成。如本文中所使用，术语“裸片”是指形成在单个半导体衬底上的非易失性存储器单元的集合和用于管理那些非易失性存储器单元的物理操作的相关联电路。控制器102与主机系统介接，且将用于读取、编程和擦除操作的命令序列传输到非易失性存储器裸片104。
12.控制器102(其可以是非易失性存储器控制器(例如闪存、电阻式随机存取存储器(reram)、相变存储器(pcm)或磁阻式随机存取存储器(mram)控制器))可采取以下形式：处理电路、微处理器或处理器和存储计算机可读程序代码(例如固件)的计算机可读介质，所
述计算机可读程序代码可由例如(微)处理器、逻辑门、开关、专用集成电路(asic)、可编程逻辑控制器和嵌入式微控制器执行。控制器102可配置有硬件和/或固件以执行下文描述和流程图中展示的各种功能。并且，展示为在控制器内部的一些组件也可存储在控制器外部，且可使用其它组件。另外，短语“操作性地与
……
通信”可意指与
……
直接通信或经由本文中可或可以不展示或描述的一个或多个组件与
……
间接(有线或无线)通信。
13.如本文中所使用，非易失性存储器控制器是管理存储在非易失性存储器上的数据且与如计算机或电子装置的主机通信的装置。非易失性存储器控制器除本文中所描述的特定功能性外还可具有各种功能性。举例来说，非易失性存储器控制器可格式化非易失性存储器以确保存储器恰当地操作，映射出不良非易失性存储器单元，且分配备用单元来替代未来的失效单元。备用单元的某一部分可用于保存固件，以操作非易失性存储器控制器和实施其它特征。在操作中，当主机需要从非易失性存储器读取数据或将数据写入到非易失性存储器时，所述主机可与非易失性存储器控制器通信。如果主机提供将读取/写入数据的逻辑地址，那么非易失性存储器控制器可将从主机接收到的逻辑地址转换成非易失性存储器中的物理地址。(可替代地，主机可提供物理地址)。非易失性存储器控制器还可执行各种存储器管理功能，如但不限于耗损均衡(分布写入以避免耗损原本将会被重复地写入到的特定存储器块)和垃圾收集(在块已满之后，仅将有效数据页移动到新块，如此已满的块可被擦除且再使用)。并且，权利要求书中所叙述的“构件”的结构可包含例如本文中所描述的控制器的结构中的一些或全部，所述结构经编程或制造为适于促使控制器操作以执行所叙述功能。
14.非易失性存储器裸片104可包含任何合适的非易失性存储器介质，包含电阻式随机存取存储器(reram)、磁阻式随机存取存储器(mram)、相变存储器(pcm)、nand闪存存储器单元和/或nor闪存存储器单元。存储器单元可采取固态(例如闪存)存储器单元的形式，且可以是可一次编程、可少次编程或可多次编程的。存储器单元还可为单层级单元(slc)、多层级单元(mlc)、三层级单元(tlc)，或使用现今已知或将来开发的其它存储器单元层级技术。并且，存储器单元可以二维或三维方式制造。
15.控制器102与非易失性存储器裸片104之间的接口可以是任何合适的闪存接口，如切换模式200、400或800。在一个实施例中，存储系统100可以是基于卡的系统，如安全数字(sd)或微安全数字(微sd)卡。在替代实施例中，存储系统100可以是嵌入式存储系统的部分。
16.尽管在图1a中所示出的实例中，非易失性存储系统100(有时在本文中称为存储模块)在控制器102与非易失性存储器裸片104之间包含单个通道，但本文中所描述的主题不限于具有单个存储器通道。举例来说，在一些存储系统架构(如图1b和图1c中所示的存储系统架构)中，取决于控制器能力，可在控制器与存储器装置之间存在2个、4个、8个或更多存储器通道。在本文中所描述的任何实施例中，即使图中展示单个通道，也可在控制器与存储器裸片之间存在超过单个通道。
17.图1b示出包含多个非易失性存储系统100的存储模块200。如此，存储模块200可包含与主机且与存储系统204介接的存储控制器202，所述存储系统204包含多个非易失性存储系统100。存储控制器202与非易失性存储系统100之间的接口可以是总线接口，如串行高级技术附件(sata)、外围组件互连高速(pcie)接口或双数据速率(ddr)接口。在一个实施例
中，存储模块200可以是固态驱动器(ssd)或非易失性双列直插式存储器模块(nvdimm)，如在服务器pc或便携式计算装置(如笔记本计算机和平板计算机)中所发现。
18.图1c是示出阶层式存储系统的框图。阶层式存储系统250包含多个存储控制器202，其中的每一个控制相应存储系统204。主机系统252可经由总线接口存取存储系统内的存储器。在一个实施例中，总线接口可以是非易失性存储器高速(nvme)接口或以太网光纤通道(fcoe)接口。在一个实施例中，图1c中所示出的系统可以是可由多个主计算机存取的机架式海量存储系统，如将在数据中心或需要海量存储器件的其它位置中所发现。
19.图2a是更详细地示出控制器102的组件的框图。控制器102包含与主机介接的前端模块108、与一个或多个非易失性存储器裸片104介接的后端模块110和执行现将详细描述的功能的各种其它模块。模块可例如采取以下形式：设计成与其它组件一起使用的经封装功能硬件单元、可由通常执行相关功能中的特定功能的(微)处理器或处理电路执行的程序代码(例如软件或固件)的一部分，或与较大系统介接的自含式硬件或软件组件。控制器102有时可在本文中称为nand控制器或闪存控制器，但是应理解，控制器102可以与任何合适的存储器技术一起使用，下文提供了一些存储器技术的实例。
20.再次参考控制器102的模块，缓冲器管理器/总线控制器114管理随机存取存储器(ram)116中的缓存器，且控制控制器102的内部总线仲裁。只读存储器(rom)118存储系统启动代码。尽管在图2a中示出为与控制器102分别定位，但在其它实施例中，ram 116和rom 118中的一个或两个可位于控制器内。在又其它实施例中，ram和rom的部分可位于控制器102内和控制器外部。
21.前端模块108包含提供与主机或下一层级存储控制器的电接口的主机接口120和物理层接口(phy)122。主机接口120的类型的选择可取决于正在使用的存储器的类型。主机接口120的实例包含但不限于sata、sata高速、串行附接的小型计算机系统接口(sas)、光纤通道、通用串行总线(usb)、pcie和nvme。主机接口120通常促进数据、控制信号和定时信号的传送。
22.后端模块110包含错误校正码(ecc)引擎124，所述错误校正码引擎124对从主机接收到的数据字节进行编码，且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器126产生待传输到非易失性存储器裸片104的命令序列，如编程和擦除命令序列。独立驱动器冗余阵列(raid)模块128管理raid奇偶校验的产生和失效数据的恢复。raid奇偶校验可用作用于将数据写入到存储器装置104中的额外层级的完整性保护。在某些情况下，raid模块128可以是ecc引擎124的一部分。存储器接口130将命令序列提供到非易失性存储器裸片104，且从非易失性存储器裸片104接收状态信息。在一个实施例中，存储器接口130可以是双数据速率(ddr)接口，如切换模式200、400或800接口。闪存控制层132控制后端模块110的总体操作。
23.存储系统100还包含其它离散组件140，如外部电接口、外部ram、电阻器、电容器或可与控制器102介接的其它组件。在可替代实施例中，物理层接口122、raid模块128、介质管理层138和缓冲器管理/总线控制器114中的一个或多个是未必在控制器102中的任选组件。
24.图2b是更详细地示出非易失性存储器裸片104的组件的框图。非易失性存储器裸片104包含外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包含用于存储数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单
元，包含呈二维和/或三维配置的reram、mram、pcm、nand闪存存储器单元和/或nor闪存存储器单元。非易失性存储器裸片104进一步包含对数据进行高速缓存的数据高速缓存156。外围电路141包含将状态信息提供到控制器102的状态机152。
25.再次返回到图2a，闪存控制层132(其将在本文中称为闪存转译层(ftl)或更一般来说，当存储器可能不是闪存时称为“介质管理层”)处理闪存错误且与主机介接。具体地说，可以是固件中的算法的ftl负责存储器内部管理，且将来自主机的写入转译成存储器104的写入。因为存储器104可具有受限的耐久性，可仅以多页形式写入，且/或除非所述存储器104作为块擦除，否则可能不被写入，所以可能需要ftl。ftl了解存储器104的这些潜在限制，所述潜在限制可能对主机不可见。因此，ftl试图将来自主机的写入转译成存储器104中的写入。
26.ftl可包含逻辑到物理地址(l2p)映射(有时在本文中称为表或数据结构)和所分配的高速缓存存储器。以此方式，ftl将来自主机的逻辑块地址(“lba”)转译成存储器104中的物理地址。ftl可包含其它特征，如但不限于断电恢复(以使得可在突然掉电的情况下恢复ftl的数据结构)和耗损均衡(以使得存储块上的耗损较平稳以防止某些块过量耗损，这将导致较大失效机率)。
27.如上文所提及，在将数据写入到具有多层级单元(mlc)配置的非易失性存储器时，此过程通常是通过以下来实现的：针对存储器中的完整字线中的所有单元将单元的多个位中的每一个存储于存储器控制器中的随机存取存储器(ram)中，然后进行用于将电荷注入到每一多位单元中的多阶段编程过程以实现所述单元所要的经编程状态。通常，多阶段编程涉及利用加宽的电压分布对状态进行的最初编程部分(即，“模糊”编程步骤)，以及之后的利用紧密电压分布对所有状态进行的最终编程(即，“精细”编程步骤)。作为此多步骤编程过程的部分，且对于多个编程步骤中的每一个，控制器中的存储器可以存储将编程于单元中的所有数据位的副本并处理数据的错误校正码(ecc)位。在可以无错误地从存储器阵列读取在模糊编程步骤中编程的数据或此数据可以在存储器裸片内可靠地解码以支持后面的精细编程步骤的情况下，模糊数据不需要在精细步骤之前临时存储在存储器控制器中，并且存储器控制器内的存储器缓冲器的大小可以减小。众所周知，模糊-精细编程方案用于编程多层级单元存储器。
28.当存储器裸片内的无错误内部模糊读取(即，内部数据加载(idl)读取)不可能时，模糊数据需要临时存储在存储器控制器内的写入缓冲器中以便在精细阶段期间重新使用。实现模糊-精细编程所需的存储器写入缓冲器的大小随着存储器平面和串的数目的增加而增长，为了降低存储器成本，随着存储器一代又一代的进步，这是一个普遍的趋势。例如，每16kb具有6个串x4个平面x4个页的存储器可能需要每存储器裸片约1.5mb的写入缓冲器，这大大增加了控制器成本。因此，极其需要一种允许存储器裸片内的可靠模糊读取(idl读取)的方案。
29.一个这样的方案是mlc精细编程方案，其中在模糊阶段期间编程两个页(“mlc”编程)，并且在精细阶段中添加两个页。此类mlc精细编程将所需写入缓冲器显著地减少到每裸片约128kb到256kb。此类编程方案需要mlc内部数据加载(idl)读取的容限。idl读取用于在编程第一页/前几页之后但在编程第二页/后几页之前读回存储器单元。此读取可将第一页存储到存储器芯片上的一组数据锁存器中，并且可使第一数据页被加载到数据锁存器中
而不会将数据从芯片传送到数据锁存器。
30.然而，并非每一状态编码都可提供此类容限。例如，图6上展示的用于qlc的平衡3-4-4-4编码并不提供此类容限。类似于2-3-5-5或1-2-6-6的非平衡编码可以提供idl读取的容限，但可能会引发每一页的不平衡ber和tr，这是不合需要的。因此，为了平衡页之间的ber和tr，可能需要使用具有每页数个平衡转变的状态编码(即，3-4-4-4编码)。
31.然而，因为qlc模糊-精细编程需要极大的写入缓冲器，所以可以考虑mlc精细编程。因为mlc精细编程依赖于执行mlc页的idl读取的能力，所以它需要的写入缓冲器小得多，因此免去了将其存储在控制器写入缓冲器中的需要。这可将qlc的所需写入缓冲器大小从1536kb减少到128kb到256kb。问题是，几乎所有平衡的3-4-4-4映射都不太适合用于mlc精细编程，因为它们不能为idl读取提供足够的容限。2-3-5-5和1-2-6-6编码等不平衡映射可以为idl读取提供较大容限，但是会产生每页不平衡的位错误率(ber)。每页具有不平衡ber意味着需要更多的ecc冗余来实现相同的可靠性(因为ecc需要应对最差页)。这继而降低了存储器成本效率，因为需要为ecc分配更多开销。
32.以下实施例提供了为mlc idl读取提供高容限的替代性3-4-4-4编码。一般来说，这些实施例公开了一种使用平衡3-4-4-4编码的mlc精细编程方法，其中通过每状态分配唯一二进制序列来对数据进行编码。通过使用在mlc状态之间至少提供三状态间隙的唯一3-4-4-4编码来支持idl读取(即，mlc数据的内部读取)，同时每页使用相同的ecc冗余。这通过支持idl读取减小了写入缓冲器，并且归因于平衡映射，还提供了平衡位错误率(ber)。
33.以下段落解释了状态编码对预期ber的影响和ber对状态定位抖动的敏感度，从而提供使用平衡状态编码的动机。
34.关于状态编码对ber的影响，在一个实施例中，ecc码字包含在逻辑页内(“非交错编码”)。这意味着我们受字线内的最差页控制。因此，需要在不同页之间平衡ber。使用非平衡状态编码需要调整验证电平，以便以一种将针对所有逻辑页引发相等ber的方式非均匀地定位状态分布。这不是没有代价的，因为非平衡编码具有两个缺点。首先，归因于状态的非均匀间隔，对于给定电压窗口和状态宽度，ber升高。其次，对在分布位置中的任何“抖动”的敏感度增加。因为存储器在可变操作条件(例如，p/e、dr、xtemp、干扰等)下操作，所以我们无法在所有条件下都确保状态的完美定位。归因于以上各点，使用3-4-4-4平衡状态编码是非常合乎需要的。
35.在一个实施例中，提供一种新的3-4-4-4状态编码来克服这些问题。此编码为mlc页的idl读取提供了更高容限，这可实现mlc精细编程。如图3中所示，mlc阶段将编程状态s0、s3、s6和s10，这至少会为idl读取提供三状态容限。
36.图4是一实施例的方法的流程图1200。如图4中所示，提供qlc 3-4-4-4格雷码(动作1210)。在此代码中，前两个页(在不损失一般性的情况下)引发具有至少两状态差的容限的mlc格雷编码(动作1210)。随后将前两个页(下部和中间)编程为mlc(动作1220)。接着，在芯片上读取(验证)mlc编程阶段(无错误校正)(动作1230)。接着，编程上部和顶部页以引发qlc分布(动作1240)。
37.关于处理不正常关闭(ugsd)，在由于电力损耗而发生写入中止(wa)的情况下，存储系统可将四个锁存器中的数据编程到slc存储器中(利用电容器能量)。在通电期间，数据将通过读取slc页(其在wa期间含有锁存器的状态)和写入中止的qlc页而恢复。对于每个单
元，锁存器状态将指示单元是否已被验证/禁止，在此情况下其qlc数据是有效的，或者其是否尚未验证，在此情况下其slc数据是有效数据。
38.可替代地，xor(跨越所有串的l个页)和xor(跨越所有串的m个页)可存储到slc中。在此实例中，每x个qlc页对两个slc页编程一次，其中x是存储器裸片内的串的数目。在mlc阶段编程期间发生电力损耗的情况下，将两个xor页刷新到slc中。在通电之后，可从xor页和其它成功编程的页中恢复下部和中间页。在精细阶段期间发生电力损耗的情况下，可将顶部和上部页刷新到slc中。在通电之后，可从xor页和其它成功编程的页中恢复下部和中间页。顶部和上部页可以从刷新后的slc页中恢复。
39.图5是一实施例的另一方法的流程图1300。如图5所示，对前两个mlc页(下部和中间)进行编程，并且临时存储它们的xor(动作1310)。接着，使用临时xor页在存储器裸片上读取(验证)mlc编程阶段，并对其进行解码(动作1320)。接着，对qlc上部页和顶部页进行编程(动作1230)。
40.图6是示出使用具有xor(l,m)的常规3-4-4-4状态编码(它不为idl读取提供容限)帮助idl读取的这一实施例的曲线图。在此实施例中，常规3-4-4-4映射用于通过在精细阶段期间出于idl读取将xor(l,m)存储在控制器写入缓冲器中并将此xor页传送到nand来支持mlc精细。使用xor(l,m)页，我们可进行具有足够容限的idl读取。如果xor位为0，那么编程后的mlc状态为(0或4)，且如果xor位为1，那么编程后的mlc状态为(2或12)。因此，我们可通过发布两个感测来执行idl读取，一个感测在0与4之间且另一个感测在2与12之间，并且基于xor位选择相关结果。此方案的每一裸片的写入缓冲器可为64kb*1个串*2个页+64kb*x个串*1个页(xor)＝(x+2)*64kb。
41.最终，如上文所提及，可使用任何合适类型的存储器。半导体存储器装置包含：易失性存储器装置，如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)装置；非易失性存储器装置，如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(其也可视为eeprom的子集)、铁电随机存取存储器(“fram”)和磁阻式随机存取存储器(“mram”)；以及能够存储信息的其它半导体元件。每种类型的存储器装置可具有不同的配置。举例来说，闪存存储器装置可以nand或nor配置来进行配置。
42.存储器装置可由无源和/或有源元件以任何组合形成。经由非限制性实例，无源半导体存储器元件包含reram装置元件，所述reram装置元件在一些实施例中包含电阻率切换存储元件，如反熔丝、相变材料等，且任选地包含转向元件，如二极管等。另外，经由非限制性实例，有源半导体存储器元件包含eeprom和闪存存储器装置元件，在一些实施例中，所述闪存存储器装置元件包含含有电荷存储区的元件，如浮动栅极、导电纳米粒子或电荷存储电介质材料。
43.多个存储器元件可配置成使得其串联连接或使得每个元件可被单独存取。经由非限制性实例，呈nand配置的闪存存储器装置(nand存储器)通常含有串联连接的存储器元件。nand存储器阵列可配置成使得阵列由多个存储器串构成，其中一串由共享单个位线且作为群组被存取的多个存储器元件构成。可替代地，存储器元件可配置成使得每个元件可被单独存取，例如nor存储器阵列。nand和nor存储器配置是实例，且存储器元件可以其它方式来配置。
44.位于衬底内和/或衬底上方的半导体存储器元件可以二维或三维形式配置，如二
维存储器结构或三维存储器结构。
45.在二维存储器结构中，半导体存储器元件布置于单个平面或单个存储器装置层级中。通常，在二维存储器结构中，存储器元件布置在大体上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如在x-z方向平面中)。衬底可以是上方或其中形成有存储器元件的层的晶片，或可以是在存储器元件形成之后附接到存储器元件的载体衬底。作为非限制性实例，衬底可包含如硅等半导体。
46.存储器元件可以如多个行和/或列等有序阵列的形式布置在单个存储器装置层级中。然而，存储器元件可以非规则或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，如位线和字线。
47.三维存储器阵列布置成使得存储器元件占据多个平面或多个存储器装置层级，由此形成呈三维(即，呈x、y和z方向，其中y方向大体上垂直于衬底的主表面，且x和z方向大体上平行于衬底的主表面)的结构。
48.作为非限制性实例，三维存储器结构可竖直地布置为多个二维存储器装置层级的堆叠。作为另一非限制性实例，三维存储器阵列可布置为多个竖直列(例如大体上垂直于衬底的主表面(即，在y方向上)延伸的列)，其中每一列在每一列中具有多个存储器元件。所述列可以二维配置(例如在x-z平面中)来布置，从而产生具有在多个竖直堆叠的存储器平面上的元件的存储器元件的三维布置。呈三维形式的存储器元件的其它配置也可构成三维存储器阵列。
49.经由非限制性实例，在三维nand存储器阵列中，存储器元件可耦合在一起以形成在单个水平(例如x-z)存储器装置层级内的nand串。可替代地，存储器元件可耦合在一起以形成横穿多个水平存储器装置层级的竖直nand串。可设想其它三维配置，其中一些nand串含有单个存储器层级中的存储器元件，而其它串含有横跨多个存储器层级的存储器元件。三维存储器阵列还可以nor配置和以reram配置进行设计。
50.通常，在单片式三维存储器阵列中，在单个衬底上方形成一个或多个存储器装置层级。任选地，单片式三维存储器阵列还可具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性实例，衬底可包含如硅等半导体。在单片式三维阵列中，构成阵列的每个存储器装置层级的层通常在阵列的下伏存储器装置层级的层上形成。然而，单片式三维存储器阵列的相邻存储器装置层级的层可被共享，或在存储器装置层级之间具有介入层。
51.而且，二维阵列可单独形成，且接着封装在一起以形成具有多个存储器层的非单片存储器装置。举例来说，可通过在单独的衬底上形成存储器层级且接着使存储器层级彼此堆叠来构造非单片式堆叠存储器。衬底可在堆叠之前薄化或从存储器装置层级移除，但因为存储器装置层级初始地形成于单独的衬底上方，所以所得存储器阵列不是单片式三维存储器阵列。另外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可形成于单独的芯片上且接着封装在一起以形成堆叠芯片存储器装置。
52.通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性实例，存储器装置可具有用于控制和驱动存储器元件以实现如编程和读取等功能的电路。此相关联电路可位于与存储器元件相同的衬底上和/或位于单独的衬底上。举例来说，用于存储器读写操作的控制器可位于单独的控制器芯片上和/或位于与存储器元件相同的衬底
上。
53.所属领域的技术人员将认识到，本发明不限于所描述的二维和三维结构，而是涵盖如本文中所描述且如所属领域的技术人员所理解的在本发明的精神和范围内的所有相关存储器结构。
54.希望将前述详细描述理解为对本发明可采取的选定形式的说明，而非对本发明的限定。只有所附权利要求书(包含所有等效物)旨在限定所要求的本发明的范围。最后，应注意，本文中所描述的实施例中的任何一个的任何方面可单独使用或彼此组合使用。