存储器器件、半导体存储器结构及其形成方法与流程

1.本发明的实施例涉及存储器器件、半导体存储器结构及其形成方法。


背景技术：

2.半导体存储器是一种电子数据存储器器件，通常用作计算机存储器并在基于半导体的集成电路上实现。半导体存储器采用许多不同的类型和技术制造。半导体存储器的访问时间比其他类型的数据存储技术要快得多。例如，一个字节的数据通常可在几纳秒内写入至或半导体存储器从半导体存储器读取，而旋转诸如硬盘等存储装置的访问时间则在毫秒范围内。由于这些原因，除其他用途外，半导体存储器用作计算机存储器的主要存储机制，以保存计算机当前正在处理的数据。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种存储器器件，包括多个存储器单元，其中，多个存储器单元中的第一存储器单元包括：第一写入晶体管，包括第一写入栅极、第一写入源极和第一写入漏极；以及第一读取晶体管，包括第一读取栅极、第一读取源极、第一读取漏极以及将第一读取源极与第一读取漏极分离的第一体区，其中，第一读取源极耦合至第一写入源极；以及第一电容器，具有耦合至第一写入漏极的第一上电容器板和耦合至第一读取晶体管的第一体区的第一下电容器板。
4.根据本发明实施例的另一个方面，提供了一种半导体存储器结构，包括：半导体衬底；第一体区，布置在半导体衬底的上表面上方；第一写入字线，沿着第一体区的第一侧延伸，第一写入字线通过第一写入字线栅极电介质与第一体区的第一侧分离；第一读取位线，沿着第一体区的与第一侧相对的第二侧延伸并耦合至第一体区；第一写入位线，布置在半导体衬底的上表面与第一体区的下表面之间，并布置在第一写入字线与第一读取位线之间；第一读取字线，布置在半导体衬底的上表面与第一体区的下表面之间，并布置在第一写入位线与第一读取位线之间，第一读取字线通过第一读取字线栅极电介质与第一体区的下表面分离；以及第一电容元件，布置在第一体区的上表面上方并布置在第一写入字线与第一读取位线之间，第一电容元件被配置为选择性地存储对应于第一体区上的变化的数据状态的变化的电荷电平。
5.根据本发明实施例的又一个方面，提供了一种形成半导体存储器结构的方法，包括：形成堆叠在彼此上方并堆叠在半导体衬底上方的多个存储器堆叠件；执行蚀刻以将存储器堆叠件图案化为多列存储器堆叠件结构，其中，读取位线(rbl)沟槽和写入字线(wwl)沟槽位于多列存储器堆叠件结构的列的相对侧上，以将多列存储器堆叠件结构彼此分离；执行第一横向蚀刻以从每个存储器堆叠件结构除去最外导电区，从而在每个存储器堆叠件结构的侧壁中形成第一凹槽；以及用介电材料填充rbl沟槽、wwl沟槽和第一凹槽；以及重新打开rbl沟槽，同时使wwl沟槽填充有介电材料。
附图说明
6.当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
7.图1描绘两个晶体管存储器单元的一些实施例的示意图。
8.图2描绘布置在半导体衬底上方的存储器单元的一些实施例的截面图并与图1的示意图一致。
9.图3描绘包括八个双晶体管存储器单元的阵列的一些实施例的示意图。
10.图4描绘与图3的示意图一致的布置在半导体衬底上方的八个双晶体管存储器单元的一些实施例的截面图。
11.图5描绘包括十六个双晶体管存储器单元的阵列的一些实施例的示意图。
12.图6至图8描绘与图5的示意图一致的双晶体管存储器单元的阵列的一些实施例的截面图和各种透视截面图。
13.图9至图29描绘共同描绘用于制造存储器器件的制造流程的一系列截面和透视图。
14.图30描绘根据一些实施例的描绘制造流程的流程图。
具体实施方式
15.本发明提供了许多不同实施例或实例，用于实现本发明的不同部件。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
16.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图中描绘的方向之外的在使用或操作中的器件的不同方向。可以以其它方式对装置进行取向(旋转90度或处于其它取向)，而且可以相应地解释其中所使用的空间相关描述符。
17.图1示出根据一些实施例的存储器单元100的实例示意图。存储器单元100包括两个晶体管(即写入晶体管102和读取晶体管104)以及电容器106，它们如图所示而可操作地耦合。更具体地，写入晶体管102包括写入栅极(g1)、写入源极(s1)、写入漏极(d1)以及将写入源极(s1)与写入漏极(d1)分离的写入体区(b1)。读取晶体管104包括读取栅极(g2)、读取源极(s2)、读取漏极(d2)以及将读取源极(s2)与读取漏极(d2)分离的读取体区(b2)。读取源极(s2)耦合至写入源极(s1)，两者均耦合至写入位线(wbl)108。电容器106具有耦合至写入漏极(d1)的上电容器极板(c1)和耦合至读取晶体管104的体区(b2)的下电容器极板(c2)。电容器电介质(cox)将上电容器板(c1)与下电容器板(c2)分离。应了解，本文所使用的“源极”和“漏极”的命名约定在某种程度上是任意的，并且这些术语可在其他实施例中互换和/或可替代地被称为源极/漏极区。
18.写入字线(wwl)110耦合至写入栅极(g1)。写入偏置电路112耦合至写入位线wbl 108和写入字线wwl 110。写入偏置电路112被配置为在电容器106上写入/存储各种预定量的电荷，其中，预定量的存储电荷将读取晶体管104的电压阈值布置为对应于至少两个预定数据状态中的一个。读取字线(rwl)114耦合至读取栅极(g2)，并且读取位线(rbl)116耦合至读取漏极(d2)。读取电路118耦合至rwl 114和rbl 116。读取电路118被配置为通过确定由存储在第一电容器106上的电荷量设置的电压阈值是大于还是小于预定电压阈值来确定存储在存储器单元100中的数据状态。
19.在一些实施例中(参见下表1)，存储器单元100、写入偏置电路112和读取电路118可被配置使得处于“0”数据状态或“1”数据状态下的单位数据存储在存储器单元100中。在其他实施例中(参见下表2)，存储器单元100、写入偏置电路112和读取电路118可被配置使得多位数据(例如，两位或更多位数据)存储在存储器单元100中。
20.表1示出写入偏置电路112和读取电路118如何可偏置wbl 108、wwl110、rwl 114和rbl 116以将单个位(例如，“0”状态或“1状态”)写入至存储器单元100并从存储器单元100读取各种数据状态的一些实施例。
[0021] wwlwblrwlrbl一位“0”vdd地地地/浮动一位“1”vddvwrite地地/浮动读取地地vreadvdd
[0022]
表1
–
一位读/写的偏置条件实例
[0023]
如上所述，通常，可将存储在电容器106上的电荷量设置为将读取晶体管104的阈值电压布置为各种预定阈值电压中的一个的各种预定电荷电平中的一个，由此各种预定阈值电压对应于不同数据状态。例如，在一些实施例中，存储器单元100可存储为“0”或“1”的单个位。因此，在表1中，为了写入一位“0”，wwl 110被驱动至vdd以启用写入晶体管102，并且当wwl 110保持在vdd时，wbl 108被接地，这从电容器106剥夺电荷，并相应地减小施加至读取晶体管104的主体(b2)的主体偏置。然后将wwl 110置为无效(例如，接地)，使得低电荷状态以非易失性方式保持在电容器106上。相比之下，为了将一位“1”写入存储器单元100，wwl 110被驱动至vdd以启用写入晶体管102，并且wbl 108被同时保持在vwrite(例如，vdd或其他适当的电压)下，vwrite将电荷增加至电容器106上并相应地增加施加至读取晶体管104的主体(b2)的主体偏置。然后将wwl 110置为无效(例如，接地)，使得高充电状态以非易失性方式保持在电容器106上。因为读取晶体管104的电压阈值基于其体偏置(以及因此存储在电容器106上的电荷)而改变，所以读取晶体管104对于“0”数据状态和“1”数据状态表现出不同的阈值电压。因此，对于读取操作，wwl 110和wbl 108接地，rwl 114被驱动至vread电压(例如，高电压)以选择性地启用读取晶体管104，并且rbl 116被驱动至vdd。在此偏置条件下，读取晶体管104上方的源极/漏极电压(和/或流经读取晶体管104的电流量)基于vread电压与读取晶体管的电压阈值之间的关系(因此也与施加至读取晶体管104上的体偏置和存储在电容器106中的电荷的量相关)。因此，如果少量电荷存储在电容器106中(例如，逻辑“0”和小体偏置)，则读取晶体管104的电压阈值大于vread，并且在读取操作期间几乎没有电流流过读取晶体管104。相比之下，如果在电容器106上存储大量电荷(例如，逻辑“1”和大体偏置)，则读取晶体管104的电压阈值小于vread，并且更多电流将在读取操作期
间流过读取晶体管104。读取电路118可测量读取源极s2和读取漏极d2之间的电压偏置(和/或可测量读取源极s2和读取漏极d2之间的电流)以确定“0”数据状态还是“1”数据状态存储在存储器单元100中。
[0024]
表1示出在其他实施例中的写入偏置电路112和读取电路118如何可偏置wbl 108、wwl 110、rwl 114和rbl 116以将多位状态写入至存储器单元100并从存储器单元100读取各种数据状态的实例。
[0025] wwlwblrwlrbl写入双位“00”vdd地地地/浮动写入双位“11”vddvwrite地地/浮动写入双位“01”vddvwritexk1地地/浮动写入双位“10”vddvwritexk2地地/浮动读取地地vreadvdd
[0026]
表2
–
多位读/写的偏置条件实例
[0027]
表2给出了偏置条件的另一个实例，该等偏置条件可用于在给定时间将多个位存储在存储器单元中。在此实例中，存储器单元在给定时间存储代表四个数据状态的两位，但应了解，通常可存储任何数量的位。在此实例中，k1例如可以是1/3，k2例如可以是2/3，但其他值也可在各种写入数据状态之间提供足够的间隔。
[0028]
现在转向图2，可看到布置在半导体衬底202上方的存储器单元200的截面图。图2的存储器单元200与图1的示意图一致，并因此包括如图1描述而可操作地耦合的写入晶体管102、读取晶体管104和电容器106。应了解，图1的示意图可以各种形式体现，并且图2的实现方式从性能和制造的角度具有各种优点，但这是图1的示意图的实现方式的非限制性实例。
[0029]
如图2所示，存储器单元200的这些组件布置在半导体衬底202上。半导体衬底202可表现为单晶硅衬底、绝缘体上半导体(soi)衬底或另一种衬底；并可包括堆叠在彼此上方的多个衬底和/或互连结构。
[0030]
如图所示，存储器单元200包括体区204，该体区包括半导体材料，诸如氧化铟镓锌(igzo)、氧化铟锡(ito)、氧化铟钨锌(iwzo)和/或具有布置在半导体衬底202的上表面上方的跨温度截止电流的低关断电流的沟道材料。体区204可对应于写入晶体管102的主体(b1)、读取晶体管104的主体(b2)以及电容器106的下电容器板(c2)。
[0031]
写入字线wwl 110沿着体区204的第一侧延伸，尽管wwl 110通过写入字线栅极电介质206与体区204的第一侧分离。读取位线(rbl)116沿着体区204的与第一侧相对的第二侧延伸，并耦合至体区204。写入位线(wbl)108布置在半导体衬底202的上表面与体区204的下表面之间，并布置在wwl110与rbl 116之间。读取字线(rwl)114也被布置在半导体衬底202的上表面与体区204的下表面之间，并布置在wbl 108与rbl 116之间。rwl 114通过读取字线栅极电介质208与体区204的下表面分离。
[0032]
在一些实施例中，写入字线栅极电介质206和读取字线栅极电介质208可包括诸如二氧化硅等介电材料或诸如氧化铪(hfo2)等高k电介质。在一些实施例中，wwl 110、rbl 116、wbl 108和rwl 114包括金属，诸如钨(w)、铜(cu)、铝(al)、氮化钛(tin)或氮化钽(tan)或cmos接触金属等；掺杂多晶硅或其他导电材料。
[0033]
电容器106布置在体区204的上表面上方，并布置在wwl 110与rbl 116之间。电容器106被配置为选择性地存储对应于体区204上的变化的数据状态的变化的电荷电平。特别地，电容器106可包括耦合至写入晶体管102的漏极(d1)230的上电容器板(c1)210、对应于体区204的下电容器板(c2)、以及布置在上电容器板(c1)与下电容器板(c2)之间的电容器电介质212。写入晶体管102的上电容器板210和漏极(d1)230可包括掺杂的半导体材料(例如，p掺杂或n掺杂的硅)，或金属，诸如钨(w)、铜(cu)、铝(al)、氮化钛(tin)、氮化钽(tan)或cmos接触金属等。电容器电介质212可包括二氧化硅或高k电介质，并在一些实施例中可包括氧化铝(al2o3)、氧化铪(hfo2)、氧化钽(ta2o5)、氧化锆(zro2)、氧化钛(tio2)、氧化锶钛(srtio3)或其他高k介电材料等。
[0034]
诸如二氧化硅或低k电介质等介电区(214、216、218、220和222)可在存储器单元200中的导电部件之间提供电气隔离。其他介电区224和226可在存储器单元200与衬底202之间和/或在存储器单元200与堆叠在存储器单元200上方或下方的附加存储器单元之间提供电气隔离。在一些实施例中，另外的介电区224和226可以是氮化物，诸如氮化硅或氮氧化硅，但在其他实施例中可以是另一种介电材料，诸如二氧化硅、氧化碳化硅等。
[0035]
在一些实施例中，写入字线wwl 110从电容器的上表面(例如，210的顶面)竖直且连续地延伸至写入位线wbl 108的底面或读取字线rwl 114的底面。在一些实施例中，读取位线rbl 116也从第一电容元件的上表面(例如，210的顶部)竖直且连续地延伸至写入位线wbl 108的底面或读取字线rwl 114的底面。
[0036]
尽管图2仅示出单个存储器单元200，但应了解，可将任何数量的这种存储器单元“堆叠”在所示出的存储器单元上方、所示出的存储器单元的左侧或右侧，或甚至在所示出的存储器单元与衬底202之间。现在图3至图8中示出并描述如何布置这种存储器单元的一些非限制性实例。
[0037]
图3描绘包括在存储器阵列的一部分中的八个存储器单元的示意图，并且图4描绘与图3的示意图一致的八个存储器单元的截面图。现在第一存储器单元(例如，200
‑1‑
1)、第二存储器单元(例如，200
‑1‑
2)、第三存储器单元(例如，200
‑0‑
1)和第四存储器单元(例如，200
‑2‑
1)的背景下同时描述图3至图4)；但应了解，通常，“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且这些标识符通常可用于描述图3的任何存储器单元，和/或各种标识符可在其他实施例中被换位或互换。图3中的每个存储器单元可对应于关于图1描述的示意图和功能性，并且可对应于关于图2描述的截面。
[0038]
在图3至图4中，第一存储器单元200
‑1‑
1包括第一写入晶体管102
‑1‑
1、第一读取晶体管104
‑1‑
1和将第一读取源极与第一读取漏极分离的第一体区204
‑1‑
1，该第一写入晶体管包括第一写入栅极wwl1110
‑
1、第一写入源极wbl1a
‑
1和第一写入漏极230
‑1‑
1；该第一读取晶体管包括第一读取栅极rwl1
‑
1、第一读取源极wbl1a
‑
1、第一读取漏极rbl1(116
‑
1)。第一读取源极wbl1a
‑
1是与第一写入源极wbl1a
‑
1相同的节点。第一电容器106
‑1‑
1具有耦合至第一写入漏极230
‑1‑
1的第一上电容器板210
‑1‑
1和对应于第一读取晶体管104
‑1‑
1的第一主体的第一下电容器板204
‑1‑
1。
[0039]
第二存储器单元200
‑1‑
2布置在第一存储器单元200
‑1‑
1上方。第一写入字线wwl1在第一存储器单元200
‑1‑
1和第二存储器单元200
‑1‑
2旁边延伸。第二存储器单元200
‑1‑
2包括第二写入晶体管102
‑1‑
2、第二读取晶体管104
‑1‑
2和将第二读取源极与第二读取漏极
分离的第二体区204
‑1‑
2，该第二写入晶体管包括对应于wwl1110
‑
1的第二写入栅极、第二写入源极wbl1a
‑
2和第二写入漏极230
‑1‑
2；该第二读取晶体管包括第二读取栅极rwl1
‑
2、第二读取源极wbl1a
‑
2、第二读取漏极rbl1。第二读取源极wbl1a
‑
2是与第二写入源极wbl1a
‑
2相同的节点。第二电容器106
‑1‑
2具有耦合至第二写入漏极230
‑1‑
2的第二上电容器板210
‑1‑
2和对应于第二读取晶体管的第二主体204
‑1‑
2的第二下电容器板。第二写入位线wbl1a
‑
2布置在第一电容元件的上表面与第二体区204
‑1‑
2的下表面之间，并布置在第一写入字线wwl1与第一读取位线rbl1之间。第二读取字线rwl1
‑
2布置在第一电容元件的上表面与第二体区204
‑1‑
2的下表面之间，并布置在第一写入字线wwl1与第一读取位线rbl1之间。第二读取字线栅极电介质208将第二读取字线rwl1
‑
2与第二体区204
‑1‑
2的下表面分离。第二电容器106
‑1‑
2布置在第二体区204
‑1‑
2的上表面上方，并布置在第一写入字线wwl1与第一读取位线rbl1之间。第二电容器被配置为在第二体区204
‑1‑
2上选择性地存储对应于变化的数据状态的变化的电荷电平。
[0040]
第三存储器单元200
‑0‑
1在第一存储器单元200
‑1‑
1旁边布置(例如，在图3至图4中在第一存储器单元200
‑1‑
1的右侧)。第三存储器单元200
‑0‑
1包括第三写入晶体管102
‑0‑
1、第三读取晶体管104
‑0‑
1和将第三读取源极wbl1a
‑
1与第三读取漏极rbl1分离的第三体区204
‑0‑
1，该第三写入晶体管包括第三写入栅极wwl0、第三写入源极230
‑0‑
1和第三读取晶体管wbl0b
‑
1；该第三读取晶体管包括第三读取栅极rwl0
‑
1、第三读取源极wbl0b
‑
1、第三读取漏极rbl1。第三读取源极wbl0b
‑
1是与第三写入源极相同的节点。第三电容器106
‑0‑
1具有耦合至第三写入漏极230
‑0‑
1的第三上电容器板210
‑0‑
1，并且第三下电容器板对应于第三读取电容器晶体管的第三主体204
‑0‑
1。第一读取位线rbl1在第一存储器单元200
‑1‑
1与第三存储器单元200
‑0‑
1之间延伸。第一读取位线rbl1耦合至第一体区204
‑1‑
1和第三体区204
‑0‑
1。第一存储器单元200
‑1‑
1和第三存储器单元200
‑0‑
1是关于第一读取位线rbl1的彼此的镜像。
[0041]
第四存储器单元200
‑2‑
1在第一存储器单元200
‑1‑
1旁边布置(例如，在图3至图4中在第一存储器单元200
‑1‑
1的左侧)。第四存储器单元200
‑2‑
1包括：第四体区204
‑2‑
1，布置在半导体衬底202的上表面上方并位于第一写入字线wwl1的与第一体区204
‑1‑
1相对的一侧；第二读取位线rbl2，沿着第四体区204
‑2‑
1的距第一体区204
‑1‑
1最远的一侧延伸，并耦合至第四体区204
‑2‑
1。第四写入位线wbl1b
‑
1布置在半导体衬底202的上表面与第四体区204
‑2‑
1的下表面之间，并布置在第一写入字线wwl1与第二读取位线rbl2之间。第四读取字线rwl2
‑
1布置在半导体衬底202的上表面与第四体区204
‑2‑
1的下表面之间，并布置在第一写入字线wwl1与第二读取位线rbl2之间。第四读取字线栅极电介质208将第四读取字线rwl2
‑
1与第四体区204
‑2‑
1的下表面分离。第四电容器106
‑2‑
1布置在第四体区的上表面上方，并布置在第一写入字线wwl1与第二读取位线rbl2之间。第四电容器106
‑2‑
1被配置为在第四体区204
‑2‑
1上选择性地存储对应于变化的数据状态的变化的电荷电平，并且第四电容器106
‑2‑
1包括第四上电容器电极210
‑2‑
1和对应于第四体区204
‑2‑
1的第四下电容器电极。
[0042]
图5示出三维阵列的示意图，该三维阵列包括以八个存储器单元的两个通道组织的十六个存储器单元，每个通道包含以两行和四列布置的八个存储器单元。图6描绘与图5的示意图一致的八个存储器单元的通道的截面图，图7至图8描绘图5的三维阵列的各种透
视剖面图(以及在附加通道中的附加存储器单元)，剖面如图6所示。如图5至图8所示，在这些实施例中，写入字线(wwl)与读取位线(rbl)在存储器单元的堆叠件之间竖直且交替地延伸。wwl耦合至相邻写入晶体管的栅极，并且rbl耦合至相邻读取晶体管的漏极。读取字线(rwl)和写入位线(wbl)连续延伸至存储器单元相邻通道之间的页面，并如图所示可操作地耦合。
[0043]
现在转向图9至图29，可看到一系列截面图和对应透视图，这些图示出根据一些实施例的制造存储器器件的方法。
[0044]
在图9中，在半导体衬底202上方沉积多个层。该等层可包括堆叠在彼此上方的多个存储器堆叠件(例如，第一存储器堆叠件902a、第二存储器堆叠件902b，
…
)，其中，每个存储器堆叠件包括下介电气隔离层226、氧化物层222、栅介电层208、主体层204、电容器介电层212、上电容器金属层210和上介电气隔离层226(对于更高的存储空间堆叠件，可与下介电气隔离层224合并或与其相同)。在一些实施例中，最底存储器堆叠件(例如，902a)可选地通过电介质隔离区226与半导体衬底202分离，该电介质隔离区可以是独立的层或可包括在后道工序(beol)互连结构中，该beol互连结构包括多个介电层和耦合至半导体衬底202中的半导体器件(例如，晶体管)的水平布线层以及竖直通孔。介电壁904也布置在该结构中以在y方向上在存储器堆叠件的相邻区之间提供隔离。
[0045]
在图10中，在最上存储器堆叠件(例如，902b)上方对诸如光掩模等第一掩模(未示出)进行图案化，并且在第一掩模就位的情况下执行第一竖直蚀刻。因此，第一竖直蚀刻可以是湿法蚀刻，或者干法蚀刻可向下进行到衬底202。如此，在图10中，形成六个通道的图案化的存储器堆叠件结构，并且通过rbl沟槽1002和wwl沟槽1004将它们彼此分离，尽管应了解，通常可形成任何数量的存储器堆叠件结构。每个图案化的存储器堆叠件结构包括下介电气隔离层226、氧化物层222、栅介电层208、主体层204、电容器介电层212、上电容器金属层210和上介电气隔离层226(对于更高的存储空间堆叠件，可与下介电气隔离层224合并或与其相同)。尽管图10中的结构示出了竖直侧壁，但第一竖直蚀刻也可能具有导致侧壁倾斜的轻微横向分量，使得靠近衬底202的结构更宽，而远离衬底202的结构更窄(参见线1006)。本文呈现的其他蚀刻也是如此。
[0046]
在图11中，在第一掩模仍就位的情况下，执行第一横向蚀刻(诸如湿法蚀刻)以除去每个存储器堆叠件结构中上电容器金属区的最外部分，并形成第一凹槽1102。在一些实施例中，在tin的情况下，第一横向蚀刻可包括sc1(nh4oh与h2o2的混合物)、sc2(hcl与h2o2的混合物)和/或spm(h2so4与h2o2的混合物)。因此，第一侧向蚀刻可选择性地除去上电容器金属区的最外部，同时将堆叠件的其他层基本保留就位。
[0047]
在图12中，在存储器堆叠件区的上表面上方、沿着存储器堆叠件区的侧壁、以及在存储器堆叠件区之间的半导体衬底的暴露的上表面上方形成电介质1200。在一些实施例中，电介质1200完全填充rbl沟槽1002和wwl沟槽1004。电介质1200在一些实施例中可包括二氧化硅，但在其他实施例中也可以是低k电介质。可在形成电介质1200之后执行cmp，以使电介质1200的上表面与隔离层224/226的上表面平坦化。
[0048]
在图13中，在最上存储器堆叠件上方对诸如光掩模等第二掩模(未示出)进行图案化，并在第二掩模就位的情况下执行湿法或干法蚀刻，以通过从那些沟槽除去介电层1200来重新打开rbl沟槽1002，同时使wwl沟槽填充有电介质1200。湿法蚀刻或干法蚀刻可向下
进行到衬底202。
[0049]
在图14中，执行第二横向蚀刻以从重新打开的rbl沟槽除去电介质1200的最外部，从而在重新打开的rbl沟槽的外边缘中形成凹槽1402。在一些实施例中，此第二横向蚀刻是湿法蚀刻或干法蚀刻，并包括卤素，诸如氟。
[0050]
在图15中，沉积导电材料1500以填充重新打开的rbl沟槽并填充对应的凹槽。在一些实施例中，导电材料1500通过物理沉积工艺形成，诸如溅射、电镀、原子层沉积或物理气相沉积。在一些实施例中，导电材料1500是金属，并可包括钌或钨，这是因为钨的良好填充特性和填充小的间隙而不形成空隙的亲和力。进一步在图15中，在已形成导电材料以填充重新打开的rbl沟槽和对应凹槽之后，执行竖直金属蚀刻以重新打开rbl沟槽，同时将导电材料1500留在凹槽中，如图15所示。
[0051]
在图16中，执行第三横向蚀刻以从凹槽除去导电材料1500的最外部，从而在rbl沟槽1002的外边缘中形成浅凹槽1602。在一些实施例中，此第三横向蚀刻是湿法蚀刻或干法蚀刻，并包括氟。
[0052]
在图17中，形成电介质以完全或部分填充图16的重新打开的rbl沟槽1002和浅凹槽1602。在一些实施例中，电介质可包括二氧化硅，但在其他实施例中，电介质也可以是低k电介质。在形成电介质以填充重新打开的rbl沟槽和浅凹槽之后，执行竖直蚀刻以重新打开rbl沟槽1002和wwl沟槽1004，同时在浅凹槽(图17的1602)中保留介电材料1700，并沿着存储器堆叠件的其他侧壁留下介电材料1200。在一些实施例中，介电材料1700与介电材料1200可以是彼此相同的组分，但在其他实施例中可具有彼此不同的组分。
[0053]
在图18中，沉积导电材料1800以填充重新打开的rbl沟槽1002和重新打开的wwl沟槽1004。因此，导电材料1800对应于读取位线(例如，图1中的116)。在一些实施例中，导电材料1800通过物理沉积工艺形成，诸如溅射、电镀、原子层沉积或物理气相沉积。在一些实施例中，导电材料1800是金属，并可包括钨，这是因为钨的良好填充特性和填充小的间隙而不形成空隙的亲和力。
[0054]
在图19中，在最上存储器堆叠件上方对诸如光掩模等第三掩模(未示出)进行图案化，并在第三掩模就位的情况下执行湿法或干法蚀刻，以通过从那些wwl沟槽1004除去导电材料1800来重新打开wwl沟槽1004，同时导电材料1800保留在rbl沟槽中。湿法蚀刻或干法蚀刻可向下进行到衬底202。
[0055]
在图20中，执行第四横向蚀刻以除去最靠近wwl沟槽1004的氧化物层222、栅介电层208和电容器介电层212的最外部，从而在wwl沟槽的外边缘中形成凹槽2002。在一些实施例中，此第四横向蚀刻是湿法蚀刻或干法蚀刻，并包括氟。在一些实施例中，第四蚀刻基于远程等离子工艺，该远程等离子工艺包括称为蚀刻步骤和退火步骤的两个主要步骤。在两个主要步骤中的蚀刻步骤期间，通过nh4f反应性物种与氧化物层222最外部的反应在晶圆上生成氟硅酸盐。然后，在两个主要步骤中的退火步骤期间，氟硅酸盐升华以允许对衬底202以及另外的介电区224和226(例如，氮化物)上的氧化物层222进行选择性蚀刻。
[0056]
在图21中，沉积导电材料2100以填充重新打开的wwl沟槽1004并填充图20的对应凹槽2002。在一些实施例中，导电材料2100通过物理沉积工艺形成，诸如溅射、电镀、原子层沉积或物理气相沉积。在一些实施例中，导电材料2100是金属，并可包括钨，这是因为钨的低电阻率、良好填充特性和填充小的间隙而不形成空隙的亲和力。取决于实现方式，导电材
料2100可与导电材料1800具有相同的组分或不同的组分。
[0057]
在图22中，形成第四掩模(未示出)，并且在第四掩模就位的情况下执行竖直蚀刻以重新打开wwl沟槽1004，同时沿着存储器堆叠件的最靠近wwl沟槽1004的侧壁将导电材料2100的区保留就位。第四掩模覆盖导电材料1800，使得导电材料1800保留在rbl沟槽中。
[0058]
在图23中，执行第五横向蚀刻以除去导电材料2100的最靠近wwl沟槽的最外部，从而在wwl沟槽1004的外边缘中形成凹槽2302。在一些实施例中，此第五横向蚀刻是湿法蚀刻或干法蚀刻，并包括氟。
[0059]
在图24中，形成电介质以完全或部分填充重新打开的wwl沟槽1004和对应凹槽2302。在一些实施例中，电介质可包括二氧化硅，但在其他实施例中，电介质也可以是低k电介质。在形成电介质以填充重新打开的wwl沟槽1004和对应凹槽之后，执行竖直蚀刻以重新打开wwl沟槽，同时在对应凹槽中保留介电材料2400。
[0060]
在图25中，在结构上方形成高k材料2500。在一些实施例中，高k材料是共形电介质，该共形电介质在wwl沟槽1004的底面和侧壁上排线并在结构的顶面上方延伸。
[0061]
在图26中，例如使用诸如干法蚀刻等竖直蚀刻来回蚀高k材料，以除去高k材料的侧向部分，同时将高k材料2602保留在wwl沟槽1004的侧壁上。
[0062]
在图27中，沉积导电材料2700以填充在高k材料2602上方的重新打开的wwl沟槽1004中。在一些实施例中，导电材料2700通过物理沉积工艺形成，诸如溅射、电镀、原子层沉积或物理气相沉积。在一些实施例中，导电材料2700是金属，并可包括钨，这是因为钨的良好填充特性和填充小的间隙而不形成空隙的亲和力。可在形成导电材料2700之后执行cmp，以使导电材料2700的上表面与隔离层224/226的上表面平坦化。
[0063]
在图28中，执行单元隔离工艺以形成轴2802，以将各种存储器单元的wwl 110彼此隔离。因此，在图28中，形成第五掩模(未示出)，并且在第五掩模就位的情况下执行蚀刻以形成轴2802，该轴将导电材料2700分割成单独的wwl 110，如图所示。
[0064]
在图29中，形成柱状介电区2900以完全或部分地填充轴。柱状介电区2900在一些实施例中可包括二氧化硅，但在其他实施例中也可以是低k电介质。在形成柱状介电区之后，执行cmp工艺以平坦化结构的上表面。
[0065]
图30示出根据一些实施例的形成存储器器件的方法3000。尽管本文中示出和/或描述的此方法和其他方法被示为一系列动作或事件，但应了解，本发明不限于所示出的顺序或动作。因此，在一些实施例中，可以与所示的顺序不同的顺序来执行动作，和/或可同时执行动作。此外，在一些实施例中，所示的动作或事件可细分为可在单独时间或与其他动作或子动作同时执行的多个动作或事件。在一些实施例中，可省略一些所示的动作或事件，并且可包括其他未示出的动作或事件。
[0066]
在动作3002中，在半导体衬底上方形成多个存储器堆叠件。每个存储器堆叠件包括下电介质隔离层、下电介质隔离层上方的氧化物层、氧化物层上方的栅介电层、栅介电层上方的主体层、主体层上方的电容器介电层、电容器介电层上方的上电容器金属介电层和上电容器金属层上方的上介电气隔离层(其中，对于更高的存储空间堆叠件，上介电气隔离层可与下介电气隔离层合并或与上介电气隔离层合并)。因此，动作3002的一些实施例例如对应于图9。
[0067]
在动作3004中，执行湿法蚀刻或干法蚀刻以形成图案化的存储器堆叠件结构的
列，该等列通过交替的rbl沟槽和wwl沟槽彼此分离。因此，动作3004的一些实施例例如对应于图10。
[0068]
在动作3006中，执行第一横向蚀刻以除去每个存储器堆叠件结构中的上电容器金属层的最外部，从而在图案化的存储器堆叠件结构的侧壁中形成凹槽。因此，动作3006的一些实施例例如对应于图11。
[0069]
在动作3008中，用介电材料填充存储器堆叠件结构的图案化的列之间的rbl沟槽和wwl沟槽。因此，动作3008的一些实施例例如对应于图12。
[0070]
在动作3010中，重新打开rbl沟槽，同时将介电材料留在wwl沟槽中。因此，动作3010的一些实施例例如对应于图13。
[0071]
在动作3012中，执行第二横向蚀刻以除去存储器堆叠件的氧化物层的最外部，从而在存储器堆叠件列的外边缘中形成凹槽。因此，动作3012的一些实施例例如对应于图14。
[0072]
在动作3014中，与rbl沟槽相邻地形成导电读取字线(rwl)，并通过介电材料将导电读取字线与rbl沟槽分离。因此，动作3014的一些实施例例如对应于图15至图17。
[0073]
在动作3016中，形成导电材料以在rbl沟槽中建立导电读取位线(rbl)，并在wwl沟槽中建立牺牲写入字线(wwl)。因此，动作3016的一些实施例例如对应于图18。
[0074]
在动作3018中，重新打开wbl沟槽，同时将rbl留在rbl沟槽中。因此，动作3018的一些实施例例如对应于图19。
[0075]
在动作3020中，执行第三侧向蚀刻以除去存储器堆叠件的电容器介电区、栅极介电区和氧化区的最外部，从而在存储器堆叠件列的外边缘中形成凹槽。因此，动作3020的一些实施例例如对应于图20。
[0076]
在动作3022中，与wwl沟槽相邻地形成导电写入位线(wbl)，并通过介电材料将导电写入位线与wwl沟槽分离。因此，动作3022的一些实施例例如对应于图21至图24。
[0077]
在动作3024中，在存储器堆叠件区的上表面上方、沿着存储器堆叠件区的侧壁、以及在存储器堆叠件区之间的半导体衬底的暴露的上表面上方形成高k栅极电介质。因此，动作1718的一些实施例例如对应于图25。
[0078]
在动作3026中，回蚀高k栅极电介质，并且在wwl沟槽中形成导电材料。因此，动作3026的一些实施例例如对应于图26至图27。
[0079]
在动作3028中，执行单元隔离工艺以形成轴来分割wwl沟槽中的导电材料以形成彼此隔离的wwl；并形成柱状介电区以完全或部分地填充轴。因此，动作3028的一些实施例例如对应于图28至图29。
[0080]
因此，一些实施例涉及一种包括多个存储器单元的存储器器件。多个存储器单元中的第一存储器单元包括第一写入晶体管，第一写入晶体管包括第一写入栅极、第一写入源极和第一写入漏极。第一读取晶体管包括第一读取栅极、第一读取源极、第一读取漏极以及将第一读取源极与第一读取漏极分离的第一体区。第一读取源极耦合至第一写入源极。第一电容器具有耦合至第一写入漏极的第一上电容器板和耦合至第一读取晶体管的第一体区的第一下电容器板。
[0081]
在上述存储器器件中，还包括：第一写入字线，耦合至第一写入栅极；写入位线，耦合至第一写入源极和第一读取源极；写入偏置电路，耦合至第一写入字线和写入位线，写入偏置电路被配置为布置存储在第一电容器上的电荷量，其中，所存储的电荷量将第一读取
晶体管的电压阈值布置为对应于至少两个预定数据状态中的一个。
[0082]
在上述存储器器件中，还包括：读取字线，耦合至第一读取栅极；读取位线，耦合至第一读取漏极；读取偏置电路，耦合至第一读取漏极，读取偏置电路被配置为通过确定由存储在第一电容器上的电荷量设置的电压阈值是大于还是小于预定电压阈值而确定存储在第一存储器单元中的数据状态。
[0083]
在上述存储器器件中，第一写入字线和第一读取位线从上面布置有多个存储器单元的半导体衬底的上表面向上彼此平行地延伸，并且其中，第一写入字线与第一读取位线相对于彼此布置在第一存储器单元的相对侧上。
[0084]
在上述存储器器件中，多个存储器单元中的第二存储器单元在第一存储器单元旁边布置，并包括：第二写入晶体管，包括第二写入栅极、第二写入源极和第二写入漏极；以及第二读取晶体管，包括第二读取栅极、第二读取源极、第二读取漏极以及将第二读取源极与第二读取漏极分离的第二体区，其中，第二读取源极耦合至第二写入源极；第二电容器，具有耦合至第二写入漏极的第二上电容器板和耦合至第二读取晶体管的第二体区的第二下电容器板；以及第一写入字线，在第一存储器单元与第二存储器单元之间延伸，第一写入字线耦合至第一写入栅极和第二写入栅极，并且第一和第二存储器单元是关于第一写入字线的彼此的镜像。
[0085]
在上述存储器器件中，多个存储器单元中的第二存储器单元在第一存储器单元上方布置，并包括：第二写入晶体管，包括第二写入栅极、第二写入源极和第二写入漏极；以及第二读取晶体管，包括第二读取栅极、第二读取源极、第二读取漏极以及将第二读取源极与第二读取漏极分离的第二体区，其中，第二读取源极耦合至第二写入源极；第二电容器，具有耦合至第二写入漏极的第二上电容器板和耦合至第二读取晶体管的第二体区的第二下电容器板；以及第一写入字线，在第一存储器单元和第二存储器单元旁边延伸，第一写入字线耦合至第一写入栅极和第二写入栅极。
[0086]
其他实施例涉及一种布置在半导体衬底上的半导体存储器结构。第一体区布置在半导体衬底的上表面上方；并且第一写入字线沿着第一体区的第一侧延伸。第一写入字线通过第一写入字线栅极电介质与第一体区的第一侧分离。第一读取位线沿着第一体区的与第一侧相对的第二侧延伸并耦合至第一体区。第一写入位线布置在半导体衬底的上表面与第一体区的下表面之间，并布置在第一写入字线与第一读取位线之间。第一读取字线布置在半导体衬底的上表面与第一体区的下表面之间，并布置在第一写入位线与第一读取位线之间。第一读取字线通过第一读取字线栅极电介质与第一体区的下表面分离；并且第一电容元件布置在第一体区的上表面上方并布置在第一写入字线与第一读取位线之间。第一电容元件被配置为选择性地存储对应于第一体区上的变化的数据状态的变化的电荷电平。
[0087]
在上述半导体存储器结构中，第一写入字线从第一电容元件的上表面竖直且连续地延伸至与第一写入位线的底面或第一读取字线的底面平齐的位置。
[0088]
在上述半导体存储器结构中，第一写入字线从第一电容元件的上表面竖直且连续地延伸至与第一写入位线的底面或第一读取字线的底面平齐的位置。
[0089]
在上述半导体存储器结构中，还包括：第二体区，布置在第一电容元件的上表面上方；其中，第一写入字线沿着第二体区的第一侧延伸，第一写入字线通过第一写入字线栅极电介质与第二体区的第一侧分离；并且其中，第一读取位线沿着第二体区的与第二体区的
第一侧相对的第二侧延伸并耦合至第二体区。
[0090]
在上述半导体存储器结构中，还包括：第二写入位线，布置在第一电容元件的上表面与第二体区的下表面之间，并布置在第一写入字线与第一读取位线之间；第二读取字线，布置在第一电容元件的上表面与第一体区的下表面之间，并布置在第一写入位线与第一读取位线之间，第二读取字线通过第二读取字线栅极电介质与第二体区的下表面分离；以及第二电容元件，布置在第二体区的上表面上方并布置在第一写入字线与第一读取位线之间，第二电容元件被配置为选择性地存储对应于第二体区上的变化的数据状态的变化的电荷电平。
[0091]
在上述半导体存储器结构中，还包括：第三体区，布置在半导体衬底的上表面上方并直至第一读取位线的第二侧，其中，第一读取位线耦合至第三体区的第一侧，并将第一体区和第三主体区分离；第二写入字线，沿着第三体区的与第三体区的第一侧相对的第二侧延伸，第二写入字线通过第二写入字线栅极电介质与第三体区的第二侧分离。
[0092]
在上述半导体存储器结构中，还包括：第三写入位线，布置在半导体衬底的上表面与第三体区的下表面之间，并布置在第一读取位线与第二写入字线之间；第三读取字线，布置在半导体衬底的上表面与第三体区的下表面之间，并布置在第一读取位线与第三写入位线之间，第三读取字线通过第三读取字线栅极电介质与第三主体区的下表面分离；以及第三电容元件，布置在第三体区的上表面上方并布置在第一读取位线与第二写入字线之间，第三电容元件被配置为选择性地存储对应于第三体区上的变化的数据状态的变化的电荷电平。
[0093]
在上述半导体存储器结构中，还包括：第四体区，布置在半导体衬底的上表面上方并直至第一写入字线的与第一体区相对的一侧；第二读取位线，沿着第四体区的距第一体区最远的一侧延伸并耦合至第四体区；
[0094]
在上述半导体存储器结构中，还包括：第四写入位线，布置在半导体衬底的上表面与第四体区的下表面之间，并布置在第一写入字线与第二读取位线之间；第四读取字线，布置在半导体衬底的上表面与第四体区的下表面之间，并布置在第一写入字线与第二读取位线之间，第四读取字线通过第四读取字线栅极电介质与第四主体区的下表面分离；以及第四电容元件，布置在第四体区的上表面上方并布置在第一写入字线与第二读取位线之间，第四电容元件被配置为选择性地存储对应于第四体区上的变化的数据状态的变化的电荷电平。
[0095]
一些实施例涉及一种方法。在方法中，使多个存储器堆叠件堆叠在彼此上方并堆叠在半导体衬底上方。执行蚀刻以将存储器堆叠件图案化为多列存储器堆叠件结构，其中，读取位线(rbl)沟槽和写入字线(wwl)沟槽位于多列存储器堆叠件结构的列的相对侧上，以将多列存储器堆叠件结构彼此分离。执行第一横向蚀刻以从每个存储器堆叠件结构除去最外导电区，从而在每个存储器堆叠件结构的侧壁中形成第一凹槽。用介电材料填充rbl沟槽、wwl沟槽和第一凹槽。重新打开rbl沟槽，同时使wwl沟槽填充有介电材料。
[0096]
在上述方法中，还包括：在rbl沟槽重新打开的情况下，执行第二横向蚀刻以从每个存储器堆叠件结构除去最外氧化区，从而在每个存储器堆叠件结构的侧壁中形成第二凹槽；以及形成与rbl沟槽相邻的导电读取字线(rwl)并重新打开wwl沟槽，其中，导电rwl通过介电材料与rbl沟槽分分离。
[0097]
在上述方法中，还包括：用导电材料填充重新打开的rbl沟槽和重新打开的wwl沟槽，以在rbl沟槽中建立导电读取位线(rbl)，并在wwl沟槽中建立牺牲写入字线(wwl)。
[0098]
在上述方法中，还包括：当rbl留在rbl沟槽中时，重新打开wbl沟槽；执行第三侧向蚀刻以除去存储器堆叠件的最外部分，从而在存储器堆叠件列的最靠近重新打开的wwl沟槽的外边缘中形成第三凹槽；以及形成与wwl沟槽相邻并通过介电材料与wwl沟槽分离的导电写入位线(wbl)。
[0099]
在上述方法中，还包括：在存储器堆叠件区的上表面上方、沿着存储器堆叠件结构的侧壁、以及在存储器堆叠件结构之间的半导体衬底的暴露的上表面上方形成高k栅极电介质；以及形成导电字线材料以填充wwl，从而建立写入字线。
[0100]
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。