连续感测以确定读取点的制作方法

1.本公开的实施例大体上涉及存储器装置及存储器装置的操作，且更特定来说涉及所述存储器装置的读取操作。


背景技术：

2.存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(ram)、动态随机存取存储器(dram)或同步动态随机存取存储器(sdram)，以及其它存储器。非易失性存储器在未通电时可保留所存储数据，且包含快闪存储器、只读存储器(rom)、电可擦除可编程rom(eeprom)、可擦除可编程rom(eprom)、电阻可变存储器，例如相变随机存取存储器(pcram)、电阻式随机存取存储器(rram)、磁阻随机存取存储器(mram)或三维(3d)xpoint
tm
存储器，以及其它存储器。3d x点存储器为具有可堆叠交叉网格数据存取阵列的非易失性存储器(nvm)技术，其中位存储基于体电阻的改变。
3.快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的一或多个组单晶体管、浮动栅极或电荷俘获存储器单元。两种常见类型的快闪存储器阵列架构包含“与非”及“或非”架构，以布置每一个的基本存储器单元配置的逻辑形式命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在“或非”架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在“与非”架构中，阵列的串中的每一存储器单元的漏极在源极线与数据线之间以源极到漏极串联耦合在一起。
4.随着系统越来越依赖来自存储在存储器装置中的数据的信息，在更短的时间内从存储器装置读取变得越来越重要。然而，用于在较短时间内读取此类数据的方案仍将包含读取数据为正确的措施。例如，在“与非”存储器装置中实施数据存储的系统中，读取电平为预测的；且使用补偿方案来保持存储器装置处于校准。一些补偿方案的实例包含连续读取电平校准(crlc)、温度系数(tempco)调整、对存取线组设置的调整以及其它相关联方案。例如crlc的补偿方案及通过纠错(ec)进行的tempco调整为补偿机制，所述补偿机制可在读取电平横跨裸片变化时可具有显著错误。此变化可归因于期限的不同(在写入数据时)或归因于材料可变性。可提供读取路径的实质简化并缩减系统中的软件复杂性及固件(fw)实施方案时间的读取方案将增强系统以比常规提供的时间更短的时间提供可靠数据的系统。


技术实现要素：

5.本公开的实施例提供一种存储器装置，其包括：存储器阵列，其具有多组存储器单元串，所述多组耦合到所述存储器阵列的多个数据线中的相应数据线；电流传感器，其用以测量到耦合到与所述多组串中的一组的所述相应数据线的总电流；存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，所述存储器控制器经配置以执行
包括以下的操作：在读取操作期间监测到耦合到所述组的所述相应数据线的所述总电流，所述读取操作包含将具有正斜率的电压波形施加到选定存取线；根据对所述总电流的所述监测，确定所述总电流相对于时间的改变的选定值的达成；及响应于所述确定产生锁存信号；及感测锁存器，其与耦合到所述组的所述相应数据线耦合以响应于接收到所述锁存器信号在所述读取操作中捕获数据状态。
6.本公开的另一实施例提供一种读取存储器装置的方法，所述方法包括：接通电流源以将电流提供给存储器阵列的多组串中的选定组的选定串，其中所述选定串由块或子块配置选择，且其中所述多组耦合到所述存储器阵列的相应数据线；将电压波形施加到耦合到所述选定组的所述选定串的存储器单元的选定存取线，所述电压波形具有正斜率；在读取操作期间监测到耦合到所述选定组的所述选定串的所述相应数据线的总电流；根据对所述总电流的所述监测，确定所述总电流相对于时间的改变的选定值的达成；及响应于确定所述选定值的所述达成，响应于所述确定，产生锁存信号以锁存所述存储器单元的数据状态。
7.本公开的又一实施例提供一种存储器装置，其包括：存储器阵列，其具有多组存储器单元串，所述多组耦合到所述存储器阵列的相应数据线；电流传感器，其用以测量到耦合到与所述组串中的一组的所述相应数据线的总电流；电流源；其为所述组的所述串提供电流；存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，所述存储器控制器经配置以在读取操作中执行操作，所述操作包括：在耦合到所述组的所述相应数据线处于非传导状态的情况下接通所述电流源；将斜坡电压施加到耦合到所述组的所述串的存储器单元的选定存取线；监测到耦合到该组的所述相应数据线的所述总电流；根据对所述总电流的所述监测，确定所述总电流相对于时间的改变的最小值；及响应于所述确定产生锁存信号；及感测锁存器，其与耦合到所述组的所述相应数据线耦合以响应于接收到所述锁存器信号在所述读取操作中捕获数据状态。
附图说明
8.未必按比例绘制的图式通常以实例方式而非限制方式说明本文件中所论述的各种实施例。
9.图1为根据各种实施例的存储器装置的存储器单元的经编程状态的阈值电压分布的实例模拟的标绘图。
10.图2为根据各种实施例的用于电流感测方案的存储器装置的全位线架构的表示，其中增加用于测量总数据线电流的机制。
11.图3根据各种实施例展示使用图2的电流传感器来相对于选定存取线在图2的全位线架构中进行读取操作的实例步骤。
12.图4到6根据各种实施例说明可实施为图2中的电流传感器的实例电流传感器。
13.图7根据各种实施例说明实例曲线的一部分，所述曲线可用于在存储器装置的读取过程期间根据监测到与选定存取线相关联的一组数据线的总电流确定总电流相对于时间的改变的选定值的达成。
14.图8为根据各种实施例的实例状态机的说明，所述状态机用于在图7中反映的读取电平确定过程之后进行计算以启动对存储器装置的存储器单元的读取。
15.图9为根据各种实施例的相对于模拟数据在晶体管的电流对电压方面接近于阈值的晶体管接通行为的标绘图。
16.图10为根据各种实施例的关于图1的经模拟阈值电压分布、图9的接近于阈值的晶体管接通行为以及所施加存取电压的组合的预期数据的连续读取输出的实例。
17.图11根据各种实施例说明针对经模拟存储器装置的累积串电流与经编程位计数的比较的实例。
18.图12根据各种实施例说明待处理以找到与经编程存储器状态的分布相关联的谷值的信号的实例。
19.图13根据各种实施例说明实例存储器装置的功能框图。
20.图14及15根据各种实施例说明具有耦合到电流传感器的数据线的三维“与非”架构半导体存储器阵列的示意图。
21.图16为根据各种实施例的存储器装置的读取过程的实例方法的特征的流程图。
22.图17根据各种实施例说明实例机器的框图，所述实例机器具有一或多个存储器装置，所述存储器装置经结构化以在读取过程期间执行连续感测以确定读取电平。
具体实施方式
23.以下详细描述参考通过说明的方式展示可实施的各种实施例的随附图式。足够详细地描述这些实施例旨在使得所属领域普通技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例进行结构、逻辑、机械及电气改变。各种实施例未必相互排斥，这是因为一些实施例可与一或多个其它实施例组合以形成新实施例。因此，不应在限制意义上理解以下详细描述。
24.在各种实施例中，可实施一种用于从存储器装置读取数据而无需等待读取点处的稳定，即，在转换中进行读取的方法。所述存储器装置可为“与非”存储器装置。此方法可通过修改读取过程以使选定存取线栅极电压随时间变化来执行，从而创建时变序列(其中存储器单元接通与经编程阈值电压相关)。用以捕获读数的恰当时间可通过监测施加到多个数据线的总串电流并应用信号处理来理解数据流来确定。读取点可在总监测电流的改变速率停止减小并开始增加的时间点加上与总串电流与位最小化测量方法之间的偏移对应的时间来实施。使用连续感测可提供动态反馈，以在读取过程期间确定读取电平。当存在正确数据线条件以实现最优读取或最佳读取时，可捕获数据。此读取过程可提供用以在无预定读取电平的情况下大体上最大化共模抑制比的机制。除了广泛使用共模噪声抑制外，使用此类程序的系统可在读取过程中自行校准，以在各种条件下维持最佳位误差率。
25.快闪存储器装置的“或非”及“与非”快闪架构半导体存储器阵列两者均通过解码器进行存取，所述解码器通过选择耦合到特定存储器单元的栅极的存取线(wl)来激活特定存储器单元。在“或非”架构半导体存储器阵列中，一旦被激活，选定存储器单元将其数据值置放在数据线上，从而致使不同电流依据特定单元经编程的状态而流动。在“与非”架构半导体存储器阵列中，高偏压电压被施加到漏极侧选择栅极(sgd)线。以所规定通过电压(例如，vpass)驱动耦合到每一组的未选定存储器单元的栅极的存取线以操作每一组的未选定存储器单元作为通过晶体管(例如，以未受其所存储数据值限制的方式通过电流)。电流然后通过每一串联耦合组在源极线与数据线之间的线中流动，仅受每一组的选定存储器单元
限制，将选定存储器单元的当前经编码数据值置放在数据线上。
[0026]“或非”或“与非”架构半导体存储器阵列中的每一快闪存储器单元均可单独或共同经编程为一或多个经编程状态。例如，单层级单元(slc)可表示两个经编程状态(例如，1或0)中的一个，表示一个数据位。快闪存储器单元也可表示多于两个经编程状态，从而允许在不增加存储器单元数目的情况下制造更高密度的存储器，因为每一单元可以表示多于一个二进制数字(例如，多于一个位)。此类单元可被称为多状态存储器单元、多数字单元或多层级单元(mlc)。在某些实例中，mlc已被称为可在每单元中存储两位数据的存储器单元(例如，四个经编程状态中的一个)。mlc在本文中在更广泛的上下文中用于指代可每单元存储多于一个数据位(即，其可表示多于两个经编程状态)的任何存储器单元。在本文中，可每单元存储两位数据(例如，四个经编程状态中的一个)的存储器单元可被称为双层级单元(dlc)。三层级单元(tlc)可指代可每单元存储三位数据(例如，八个经编程状态中的一个)的存储器单元。四层级单元(qlc)可每单元存储四位数据，且五层级单元(plc)可每单元存储5位数据。
[0027]
在使用mlc的存储器阵列中，每一存储器单元根据适用于mlc单元容量的经编程状态的数目中的相应经编程状态来存储数据。通过将相应存储器单元编程为特定vt，可实现经编程状态。在mlc为tlc的情况下，存在八个经编程状态，其中八个经编程状态中的每一个具有相关联vt。经编程为一个特定经编程状态的存储器单元旨在具有相同vt值；然而，单个存储器单元的vt值不同于特定vt。由于这些变化，对于特定经编程状态，存在关于vt的多个存储器单元的分布。
[0028]
图1为存储器装置的存储器单元的经编程状态的vt分布的实例模拟的标绘图100。标绘图100展示相对于vt值的存储器单元的计数。在此标绘图中，分布105
‑
1、105
‑
2、105
‑
3、105
‑
4、105
‑
5、105
‑
6、105
‑
7及105
‑
8位于约八个不同vt值。这八个不同vt值可对应于使用tlc的存储器阵列。当读取存储器单元的页时，与特定vt值相对应的页的多个存储器单元在将分布105
‑
1、105
‑
2、105
‑
3、105
‑
4、105
‑
5、105
‑
6、105
‑
7及105
‑
8分开的谷值之间的窗口内。
[0029]
图2为用于电流感测方案的存储器装置的全位线(abl)架构的表示，其中增加用于测量总数据线电流的机制。电源v
cc
通过电流传感器210耦合到存储器装置的存储器阵列的一组多个数据线bl1、bl2、...bln，所述电流传感器经定位从v
cc
到bl1、bl2、bl3、...bln中的每一个共用的节点串联。电流传感器210可连续地感测到所述组数据线bl1、bl2、bl3、...bln的总电流，其中所测量总电流为这些数据线中的每一个中的电流的总和。电流源212
‑
1耦合到数据线bl1，其中电流源212
‑
1经布置以向存储器单元的串213提供电流。在此感测方案中，控制串上的电流，而非所施加电压。如果串电阻为高，那么电流源滑出并无法施加额外电压，使得感测点保持为高。当串的电阻下降时，电流受到电流源限制，且感测点处的电压翻转到低值，因为串可完全传导所供应电流。其它数据线bl2、...bln各自分别耦合到电流源212
‑
2、...212
‑
n从而以相似方式向相应存储器单元串提供电流。电流源212
‑
1、212
‑
2、212
‑
3、...212
‑
n可被实现为产生电流isense的共用电流源的分布节点，所述电流isense为参考电流。数据线bl2、bl3、...bln及其相关联串中的每一个的布置以与数据线bl1相同的方式布置，但为清楚且容易呈现及论述，在图2中未展示这些布置。
[0030]
电流源212
‑
1耦合到感测点及数据线箝位211。数据线箝位211经由具有漏极侧选择栅极(sgd)的漏极侧选择晶体管225将电流源212
‑
1耦合到串213。串213具有多个存储器
单元，其中每一存储器单元耦合到wl以选择相应存储器单元。串213经由具有源极侧选择栅极(sgs)的源极侧选择晶体管230耦合到作为源极线235的一部分的源极src。数据线箝位21l用于限制横跨漏极侧选择晶体管225、串213及源极侧选择晶体管230的电压。src的电压的值可低于vcc，且可设置为接地(零伏)。
[0031]
在用以读取串213的选定存储器单元的读取操作时，将控制信号施加到sgd及sgs以选择串213。在串213的其它存储器单元处于接通状态的情况下，波形发生器216将信号施加到耦合到选定存储器单元的栅极的选定wl 215。在读取操作中，施加到选定wl 215的信号可具有在施加信号的时间内具有正斜率的电压波形。波形发生器216可由存储器装置的存储器控制器231控制。存储器控制器231可被实现为存储器控制器，所述存储器控制器处置存储器装置的常见操作以及用以控制连续感测方案的额外功能性，以确定如本文中所教示的读取过程期间的读取电平。来自波形发生器216的信号可为斜坡信号，例如但不限于线性斜坡信号或非线性信号。
[0032]
串213的选定存储器单元的数据状态被锁存在感测锁存器221中以进行读取处理。感测锁存器221可为在存储器控制器231的控制下配置以在适当的时间捕获数据的感测放大器的一部分。替代地，可使用单独控制器来控制连续感测方案以确定在读取过程期间的读取电平。此单独控制器可实施为处理装置，例如但不限于微控制器。存储器控制器231还可控制对从电流传感器210测量的电流的监测。存储器控制器231还耦合到(多个)存储元件232，所述存储元件可存储一或多个参数，用于控制感测锁存器221或监测到bl1、bl2、bl3、...bln的总电流。存储元件232可经由寄存器、高速缓冲存储器、其它小的存储容量或存储器装置的其它存储组件来实施。数据线bl1、bl2、bl3、...bln的电流源212
‑
1、212
‑
2、212
‑
3、
…
212
‑
n接收信号以接通相应电流源，以为其相应串提供电流isense，其中每一串具有耦合到选定wl 215的存储器单元。与耦合到数据线bl1、bl2、bl3、...bln的每一串的选定存储器单元耦合的选定wl 215提供在读取操作中读取数据页。
[0033]
图3展示实例过程300的实施例，实例过程使用图2的电流传感器210相对于选定存取线在图2的abl架构中进行读取操作。在310处，将接通电压施加到耦合到选定wl 215的存储器阵列的串的选择栅极sgd、sgs。此外，将接通电压施加到所有其它存取线(未选定存取线)，允许其稳定并清除热电子。将sgs、sgd及所有未选定存取线设置为适当值，并将isense及数据线箝位211设置为预期值并使其稳定。进行此程序以建立感测设置，以使得感测锁存器处的电压值表示耦合到感测锁存器的相应数据线的位状态。作为电流源的值的isense可改变，但期望补偿检测与存储器单元的经编程状态的分布的谷值点相关联的恰当最小点的能力。
[0034]
在320处，接通电流源212
‑
1、212
‑
2、212
‑
3、...212
‑
n并使其稳定化。数据线bl1、bl2、bl3、...bln由于低选定wl 215而不传导，对所述wl尚未施加接通信号，或对其斜坡信号从断开状态开始。在330处，接下来将电压波形施加到选定wl 215。数据线开始传导，其中选定存储器单元的较低vt首先接通。电压波形可为线性或非线性。可根据用于数据存储的晶体管的材料特性来调谐施加到选定wl 215的电压值。选择施加到选定wl 215的电压，使得所施加电压产生不断增加的数据线电流输出，其中在每一vt电平接通时间之间具有足够时间间隔以有助于读取电平捕获。
[0035]
如果选定存储器单元的目标晶体管具有随经编程vt而变的滞后，那么可使用接通
过程来区分数据的每一分布及锁存。选定wl上的施加电压可用于改变数据线bl1、bl2、bl3、...bln接通的速度。如果选定wl的存取线安定时间非常短，那么电压可在安定之后斜升以获得接通次序并捕获数据。在具有相对较低滞后的vt系统中，可调整所施加电压以斜升并产生扫描。在具有更大滞后的vt系统中，可调整向选定wl施加的电压，以加快安定速度并成功实现不同的分布来分离。
[0036]
在340处，监测与选定存取线相关联的总数据线电流i，从而查找最小值di/dt。使用图2的电流传感器210测量的总数据线电流为流到每一数据线bl1、bl2、bl3、...bln的电流的总和。可使用存储器控制器231及存储元件232来实施di/dt的局部最小值的确定。使用电流传感器210测量的在数据线bl1、bl2、bl3、...bln中流动的总电流预期在选定wl 215施加电压期间连续正向倾斜。总电流改变速率(di/dt)减慢的时间位置为分布之间的谷值，如在图1中所展示。减速的此位置表现为速率降低，后续接着速率增加。
[0037]
图2的架构的存储器控制器231可用于在读取过程中跟踪几个值。存储器控制器231或实现为处理装置，例如信号处理器的单独控制器可控制：监测来自电流传感器210的总电流，根据对总电流的监测确定总电流相对于时间的改变的选定值的达成，及响应于所述确定产生例如锁存信号的捕获信号到例如感测锁存器221的感测锁存器。在存储器控制器231的控制下，(多个)存储元件232可保持先前迭代电流值(i
i
‑1)，其中迭代为相对于施加到选定wl的电压在时间上的读取位置。存储器控制器231可执行操作以确定当前采样值i
i
与先前采样值i
i
‑1之间的差，并将差(i
i
‑
i
i
‑1)的值存储在存储元件232中。存储元件232可经结构化为足够大小，以在迭代i在时间窗口内延伸时保持多个差值。根据所存储差，存储器控制器231可执行操作以确定采样值与先前采样值之间的差的最小值。
[0038]
(多个)存储元件232还可将与串电流相关联的值存储到位最小偏移。此偏移量可在制造或测试期间确定，并将其存储在存储元件232中以供操作使用。替代地，具有存储在存储元件232中的微码的存储器控制器231可用于确定偏移。在实施例中，偏移量可使用存储器装置外部的固件及处理装置在操作上确定，并存储在存储元件232中。存储元件232可以多个方式实施，例如但不限于相对高速寄存器，其中微码嵌入在寄存器的顶部上方。在先前测量值与当前测量值之间的差未设置新的较低最小值时，然后可捕获读取电平。捕获时间可从对应于最终低最小值的时间调整对应于偏移量的时间量。
[0039]
在350处，响应于达到本地监测的最小值，锁存与选定存取线相关联的数据状态，即，捕获读取点。局部监测最小值与经编程状态的分布之间的谷值相关联，例如在图1中所展示。如果可通过下一读取点将数据从感测锁存器221移出，那么可锁存多个读取点，所述下一读取点对应于在串继续接通时分布之间的下一谷值。数据线根据与bl1、bl2、bl3、...bln相关联的选定wl 215的相应vt传导。锁存在耦合到bl1的感测锁存器221中的数据状态，及与bl2、bl3、...bln相关联的类似锁存数据状态经提供用于读取处理。
[0040]
图4到6说明可用于测量到图2的abl架构中的bl1、bl2、bl3、...bln的总数据线电流的机制的实施例。这些实施例中的每一个都是独立的，且每一个可产生预期连续读取输出信号的信号。图4说明可实施为图2中的电流传感器210的电流传感器410，其中电流传感器410耦合到v
cc
且耦合到电流源212
‑
1、212
‑
2、212
‑
3、...212
‑
n，所述电流源分别耦合到数据线bl1、bl2、bl3、...bln。电流传感器410可包含电荷泵416及计数器417，所述电荷泵可为高频电荷泵416。电流信号可被提供为每一测量周期期间的多个脉冲，其可输出到控制器，
例如图2的存储器控制器231。电荷泵416可经结构化以在较高频率下起作用，以获得关于充电/放电次数的良好分辨率，从而为电流感测提供良好信号。
[0041]
图5展示可实施为图2中的电流传感器210的实例电流传感器510，其中电流传感器510耦合到v
cc
且耦合到电流源212
‑
1、212
‑
2、212
‑
3、...212
‑
n，所述电流源分别耦合到线bl1、bl2、bl3、...bln。电流传感器510可为用以产生电压降的串联电阻516，所述电压降在被数模转换器519用作电流的代理之前被放大。串联电阻516可耦合到放大器518，其中串联电阻516的一端耦合到放大器518的输入，且串联电阻516的另一端通过感测线517耦合到放大器518的另一输入，且其中放大器518的输出耦合到数模转换器519。串联电阻516可潜在地为从v
cc
到bl1、bl2、bl3、...bln耦合到节点的连接的一部分的电力输送电阻。数模转换器519可绑定到其它模拟电路系统(图5中未展示)，例如具有次级电压源的电压比较器。添加额外模拟电路系统可帮助加快对满足条件的响应，而无需增加控制器采样频率。
[0042]
图6展示可实施为图2中的电流传感器210的电流传感器610，其中电流传感器610耦合到v
cc
且耦合到电流源212
‑
1、212
‑
2、212
‑
3、212
‑
n，所述电流源分别耦合到bl1、bl2、bl3、...bln。电流传感器610可为感测由流动电流引起的通量的场效应测量传感器，其中此类场效应测量传感器为测量电流的常见非接触方式。
[0043]
图7说明实例曲线706的一部分，所述曲线可在实施例中用于在存储器装置的读取过程期间根据监测到与选定存取线相关联的一组数据线的总电流确定总电流相对于时间的改变的选定值的达成。曲线706为总电流相对于时间的导数di/dt随时间而变的实例标绘图。可通过使用相对于时间输出的总电流i的窗口707来选择读取电平。窗口707可从用于“与非”存储器装置的位分散的粗略约束发展以起作用，且可用作确定最小值的适当搜索范围的极限。窗口707可用于识别曲线706的一或多个谷值的位置，其中谷值的低点为di/dt的局部最小值。窗口707可识别谷值的位置，其中窗口在从(谷值+1/2+容限)(位总数/状态数)*isense到(谷值+1+1/2
‑
容限)(位总数/状态数)*isense的间隔中，
[0044]
其中isense为在读取过程期间应用于来自与选定存取线相关联的数据线的连接的电流值。窗口707的此构造假定每一分布由大约相同数目的位构成。这创建非常大的窗口，以搜索等于大约整个分布宽度的最小值。窗口707为对值应出现的位置的粗略估计以确保选择正确谷值。通过确定di/dt为最小值的时间片来选择特定读取电平。
[0045]
对于读取采样窗口707内的局部最小值，可存在错误锁存。可对di/dt值进行连续采样，查找较低读取值，其中在发现较低值之后按计划刷新数据。程序可包含在捕获读取点之前新本地最小值的等待时间。di/dt的局部最小值的最终值可视为确定读取的选定值的达成。相对于发生di/dt的局部最小值的时间，可将读取点调整与偏移量相关联的时间。不存在与偏移量关联的特定时间。di/dt最小值通过等待特定电流偏移量值来确定，以提供对应于读取点的时间。
[0046]
如在图7的实例中所展示，可在708处读取di/dt的曲线706随时间而变的的局部最小值，这可导致错误锁存。为了解决这个问题，可在考虑数据为最终值之前对其进行保存。通过继续监测总电流并产生di/dt，可确定在709处超过708处的先前局部最小值，且可启用重读。所述算法可具有“防反跳(debounce)”功能，如在图7中所见，经内置以处理局部最小值。由于直到达到偏移量703，锁存才被设置为发生，所以如果709附近的峰值701与本地最小值708之间的差小于703中的偏移量值，系统可重置为较低最小值而非触发。峰值701为局
部最大值。在702处，可确定di/dt的局部最小值并将其用作参考。在704处，由于相对于702处的di/dt的局部最小值，与703处的曲线706相关联的电流偏移量而锁存数据，以考虑接近于存储器单元的阈值的晶体管接通行为。由晶体管接通行为所提供的接近于阈值并低于阈值电压电平的电流为阈下电流，所述阈下电流相对于其电压
‑
电流特性具有阈下斜率。由于晶体管接通行为接近于存储器单元的阈值，因此可在超过di/dt最小化时间的时间产生锁存信号。读取过程的机制使用总可用串电流。电流源翻转的点为数据从1变为0的位置。因为存在阈下斜率，所以所供应电流信号将导致实际最优读取点。在基于总电流相对于分配时间的改变的最小值的确定而用捕获锁存数据之后，可在用于下一分布的时间窗口中确定另一最小值di/dt。当确定电流偏移量阈值时，触发信号被发送到感测锁存器以捕获数据。现在，随着存取线wl被驱动到下一读取点(等待下一窗口打开)，“与非”存储器装置有时间将数据从感测锁存器传送出。
[0047]
图8为实例状态机的说明，所述状态机用于在图7中反映的读取电平确定过程之后进行计算以启动对存储器装置的存储器单元的读取。在810处，建立用于读取电平确定的窗口。所述窗口是与存储器单元的可能状态的多个分布中的一个相对应的窗口。在820处，根据di/dt的曲线确定di/dt的最小值的值，di/dt的曲线是根据监测到与正读取存储器单元相对应的一组数据线的总电流导出。可使用图2的电流传感器210进行监测。在给定窗口的初始计算中，此最小值为新的最小值。在830处，记住最小谷值的当前值。例如，此当前值可保存在例如图2的存储元件232中的一个的存储元件中。
[0048]
在840处，可确定电流的偏移量值。偏移量为累积串电流与最小值之间的测量值，如针对传统阈值电压的位翻转所测量。由于存储器单元的阈下斜率，两个位置不同。针对先前所量测值，可通过存取存储元件，存储用于存储器装置的参数来进行确定。可在制造、模拟或测试期间确定偏移量值，然后将所确定偏移量值存储在存储器装置的存储元件中。替代地，可使用先前收集数据通过存储器装置的处理器进行确定。可在存储器装置的使用寿命中的不同时间进行由处理器进行偏移量值的确定。
[0049]
在850处，如果di/dt的值低于在820处确定的最小值的值，那么确定新的最小值di/dt，且程序继续返回到830以记住新的谷值电流。在此环路中，再次确定电流偏移量，这可通过电流偏移量的先前确定来实现。在860处，评估从与在850处确定的新的di/dt的最小量相对应的时间起达到电流偏移量的时间的出现。在870处，响应于达到电流偏移量的时间的出现，可产生锁存信号并将其发送到锁存器，所述锁存器经耦合从而以此读取电平捕获数据状态。此时，读取针对此程序分布完成且读取过程可驱动到存储器装置的存储器单元的经编程状态的额外读取的下一读取窗口。
[0050]
图9为相对于模拟数据在晶体管的电流对电压方面接近于阈值的晶体管接通行为的标绘图。曲线941指示在施加到晶体管的电压达到阈值电压之前，存储器单元的晶体管以相对低电平传导。晶体管的此性质影响存储器单元串的预期电流，其中每一存储器单元使用此晶体管作为存储器单元。
[0051]
图10为关于图1的经模拟vt分布、图9的接近于阈值的晶体管接通行为以及曲线1046的所施加wl电压的组合的预期数据的连续读取输出的实例。曲线1052为曲线1046的所施加wl电压随时间变化的串电流输出的标绘图。如所展示，曲线1046中所施加wl电压为在时间窗口内的斜坡信号。在此实例中，斜坡信号为线性波形。在其它实例中，斜坡信号可为
非线性信号。例如，可在读取位置1054
‑
1、1054
‑
2、1054
‑
3、1054
‑
4、1054
‑
5、1054
‑
6及1054
‑
7处读出电流。相对于vt分布的模拟，评估接近于阈值的晶体管接通行为可使用通过监测总数据线电流相对于时间的改变而提供的分布谷值中的位置，产生到读取过程的电流的偏移。
[0052]
图11说明针对经模拟存储器装置的累积串电流与经编程位计数的比较的实例。曲线1156为电流最小化模型的电流对vt值的标绘图。曲线1152为针对累积vt的模型的经编程位的数目对vt值的标绘图。位置1154
‑
1、1154
‑
2、1154
‑
3、1154
‑
4、1154
‑
5、1154
‑
6及1154
‑
7为曲线1152的预测位最优读取电平。位置1158
‑
1、1158
‑
2、1158
‑
3、1158
‑
4、1158
‑
5、1158
‑
6及1158
‑
7为曲线1156的预测电流最优读取电平。关于相关联读取电平的曲线1156与曲线1152之间的差相关联的电流可用于确定可在读取过程中锁存数据的偏移量。这证明确定与存储器单元相关联的阈下斜率的偏移量的方式。如先前所述，偏移为在传统阈值电压程序中，如通过位翻转所测量，在累积串电流与最小值之间的测量值。两个位置因为阈下斜率而不同。图10中反映的过程提供用于校准图8的实例状态机中的840处的偏移量的程序，所述偏移量将从图8的实例状态机中的860处的最小值被超过。位置1158
‑
1、1158
‑
2、1158
‑
3、1158
‑
4、1158
‑
5、1158
‑
6及1158
‑
7对应于图7的702处的di/dt局部最小值，而位置1154
‑
1、1154
‑
2、1154
‑
3、1154
‑
4、1154
‑
5、1154
‑
6及1154
‑
7由于电流偏移对应于图7的704处的数据锁存点。
[0053]
图12说明待被处理以找到与经编程存储器状态的分布相关联的谷值的信号的实例。曲线1206为图10的曲线1052的di/dt对时间的标绘图。曲线1206由从与选定存取线相关联的一组数据线收集的电流产生，以读取与所述组数据线相关联的存储器单元。di/dt的最小值1202
‑
1、1202
‑
2、1202
‑
3、1202
‑
4、1202
‑
5、1205
‑
6及1202
‑
7可与从图11中确定的偏移量一起使用，以产生锁存信号以捕获读取过程中的数据状态。
[0054]
通过将读取电平设置为到一组数据线的总数据线电流中的最小值di/dt，此读取方案可提供显著共模抑制比以最大程度干扰如同以下各项的机制：瞬态vt、读取干扰、编程干扰、数据保留、热校正等此程序可完全补偿读取方案的存储器单元的初始阈值条件。此外，此读取方案对于替换栅极“与非”存储器装置上预期的电荷损失可为有用的。此读取方案还具有噪声抑制特性，其中例如电荷增益、电荷损失及vt偏移的vt改变可通过参考得以完全补偿，这是由于在总数据线中将读取电平设置为最小值di/dt。
[0055]
期望通过使用di/dt的最小值来提供的连续读取感测设置的实施例具有更好的数据线对数据线的噪声抗扰度。所有数据线将预期在其接近完全接通时经历部分接通状态，这是因为di/dt降低，因为耦合到选定wl的晶体管以阈下斜率接通，从而提供软起动。软起动是由于当数据线电流源被接合时存储器单元晶体管开始逐渐传导而不是经编程位立即完全传导而引起的。与wl在读取过程期间完全传导并激励的状态相比，这将随时间扩展电流改变(di/dt)并减少耦合。在无需接通及关断串电流的情况下，存在电源稳定性，感应反跳较少。由于相应数据线可在读取过程中较早接通，因此串电流开发时间可比电流感测过程长得多。在不是所有bl同时接通的情况下，提供增加抗扰度的另一维度假设电阻大约均匀地分布在数据线上，可存在串电阻的某一共模抑制比。在与大部分数据线变为传导时不同的时间锁存(读取)数据，其中读取点位于vt谷值，vt谷值具有改变的最低数目位。此特征还可提高数据线到数据线的噪声抗扰度。
[0056]
使用数据线电流的连续感测及最小值的确定提供动态且自我校准的读取设置，从而经由存储器单元的晶体管的特性减少调谐的使用。此特征可减少芯片复杂性并缩短上市时间。通过使用最小值di/dt提供在“与非”芯片上进行的连续读取传感设置提供内部信号来确定最优读取点，这允许系统自动调整到移位及受干扰数据。
[0057]
在“与非”存储器装置中，连续感测数据线电流及确定谷值最小值可用于第一遍次及第二遍次应用，而无需读取电平的改变，即使存储器单元处于中间状态(第1遍次或第2遍次算法)或处于完成情况。选择适当窗口并查找相关联最小值将致使正确数据的返回，而无需为中间编程状态定义特定修整。在编程操作期间，内部预读过程可使用此连续读取传感方案来提高编程速度，这可降低复杂性。
[0058]
在使用连续感测数据线电流及确定最小值的“与非”存储器装置中，可缩短读取重试路径，因为内部提供信号有效地用于确定谷值位置。将不期望数据保留或交叉温度的特定偏移。由于写入时间与读取时间之间的温度差，“与非”存储器装置中的交叉温度效应导致“与非”块中的单元vt向右或向左移动。在错误处置读取期间可轻松收集软位(sbr)信息，可能导致处置额外解码信息的开销更短。
[0059]
连续感测数据线电流并确定最小值可移除对所有存取线在同一点的分布的置放的约束。通过此连续感测，读取过程切断内部信号，因此可瞄准谷值位置的显著变化，而不会对触发速率产生不利影响。上述情形在创建读取窗口预算时形成额外自由度。此可致使最优化“与非”存储器装置的努力较少，及最佳上市时间。
[0060]
实施连续感测数据线电流并确定最小值的此特征的实施例可允许以单个斜坡读取多个页，所述斜坡可经施加以进行单遍次tlc编程。预期，使用存取线斜坡将比单次读取的典型安定时间花费更少的时间。此特征还可允许对不同页进行多平面页读取，而无需使用单独电源的额外开销来进行独立的存取线激励。具有在每一平面上独立地设置wl电压的能力(iwr)将允许针对错误处置读取驱动单独的校准电平，预期所述单独的校准电平以慢得多的速率扫描并主动查找最小值，但可减少或消除用于读取不同平面上的不同页的使用。
[0061]
如本文中所教示，连续读取感测方案的实施例应能够大体上加速读取时间。此加速可通过使选定存取线上电压积极斜变并在高频下对由电流传感器机制监控的数据线电流进行采样来执行。针对使用在实施方案期间可评估的动态及接近静态读取值，可存在原始位误差率(rber)差。读取速度可减速，且可进行主动寻求最小值以获得同类最佳的读取电平校准。施加到选定存取线wl上电压，作为存取线斜坡电压，可用于控制测量的速度。
[0062]
在各种实施例中，用以捕获所有串电流的电流传感器机制提供收集直方图数据的简便方法。此数据可用作存储器装置的运行状况(health)的指示符，例如，其可直接用于从保存及报告vt简档调试存储器装置，或可用于更全面地表征鉴定期间的瞬态行为。可在媒体管理算法中使用此数据，以确定如本文中所教示的连续读取感测方案中的数据运行状况。谷值深度或形状可用作数据运行状况的指示符。例如，图12中的值的形状，即，围绕di/dt的最小值1202
‑
1、1202
‑
2、1202
‑
3、1202
‑
4、1202
‑
5、1205
‑
6及1202
‑
7的曲线1206的斜率。
[0063]
存取线wl的电阻电容(rc)可通过使wl的末端处的位由于在wl的始端及末端处施加的电压不同而具有稍微异相的行为来使谷值失真。存取线rc具有很强的温度依赖性，可对其进行补偿。所施加wl电压的显著灵活性可帮助减轻rc问题，例如在图3的实例过程300
中调整所施加斜率以匹配新的rc常数。非线性应用也可用于施加wl电压的过程。可将聚合位线电流波形与所施加wl波形进行比较，以分析相位差，并可能改变所施加wl波形以进行补偿。由电流感测机制提供的求和电路可监测位电平，并在感测到预期位计数时捕获数据。共模噪声抑制机制可帮助“与非”系统中的大多数移位。上述情形的例外情况为横跨数据线的存取线上施加的电压的改变。由于选定wl值不稳定，因此在数据线阵列的一侧上施加不同于另一侧的电压可导致边际位的不同接通时序以及可能位错误。连续感测方案不应对除数据线对数据线变化之外的存取线电压的所施加变化敏感。在到达选择器栅极的平面之前的存取线上的电压降将通过共模抑制比及读取点的自我调整来解决，以与谷值出现的延迟对准。
[0064]
关于错误处置，错误处置流程的起点可为初始读取时最小电流改变(di/dt)的点。偏移量或其它读取点可参考此初始读取。
[0065]
图13说明实例存储器装置1300的功能框图，所述实例存储器装置包含具有多个存储器单元1304的存储器阵列1302，以及一或多个电路或组件以提供与存储器阵列1302通信或对所述存储器阵列执行一或多个存储操作。存储器装置1300可包含行解码器1312、列解码器1314、感测放大器1320、页缓冲器1322、选择器1324、i/o电路1326及存储器控制单元1330。存储器装置1300可经结构化以执行连续感测方案以确定在读取过程期间的读取电平。除了控制存储器装置1300的常见操作功能之外，存储器控制单元1330还可经结构化以类似于图2的存储器控制器231控制对总数据线电流的连续感测及总数据线电流的最小值的确定。存储器控制单元1330可经实施以根据如本文中所教示的方案来执行用以确定总数据线电流的最小值及在适当时间产生锁存信号以在存储器装置1300的读取过程中捕获数据的方案。电流传感器可用感测放大器1320来实施，以感测与多组数据线bl0、
…
bln相关联的总电流，类似于图2的电流传感器210。
[0066]
存储器阵列1302的存储器单元1304可经布置成块，例如第一块1302a及第二块1302b。每一块可包含子块。例如，第一块1302a可包含第一子块1302a0及第二子块1302a
n
，且第二块1302b可包含第一子块1302b0及第二子块1302b
n
。每一子块可包含多个物理页，其中每一页包含多个存储器单元1304。尽管本文中说明为具有两个块，其中每一块具有两个子块，且每一子块具有多个存储器单元1304，但在其它实例中，存储器阵列1302可包含更多或更少的块、子块、存储器单元等。在其它实例中，存储器单元1304可经布置成多个行、列、页、子块、块等，并使用例如存取线1306、第一数据线1310或一或多个选择栅极、源极线等进行存取。
[0067]
存储器控制单元1330可根据在控制线1332上接收到的一或多个信号或指令(例如包含一或多个时钟信号或指示所要操作(例如，写入、读取、擦除等)的控制信号)或在一或多个地址线1316上接收的地址信号(a0到ax)来控制存储器装置1300的存储操作。存储器装置1300外部的一或多个装置可控制控制线1332上的控制信号或地址线1316上的地址信号的值。存储器装置1300外部的装置的实例可包含但不限于主机、存储器控制器、处理器或图13中未说明的一或多个电路或组件。
[0068]
存储器装置1300可使用存取线1306及第一数据线1310将数据传送到存储器单元1304中的一或多个(例如，写入或擦除)或从所述存储器单元中的一或多个传送数据(例如，读取)。行解码器1312及列解码器1314可从地址线1316接收及解码地址信号(a0到ax)，可确
定待存取存储器单元1304中的哪些，且可将信号提供到存取线1306(例如，多个存取线(wl0到wl
m
)中的一或多个)或第一数据线1310(例如，多个数据线(bl0到bln)中的一或多个)中的一或多个，例如上文所描述。
[0069]
存储器装置1300可包含感测电路系统，例如感测放大器1320，其经配置以使用第一数据线1310，确定存储器单元1304上(例如，读取)的数据的值，或确定待写入到所述存储器单元的数据的值。例如，在选定存储器单元1304串中，感测放大器1320中的一或多个可响应于读取电流在存储器阵列1302中流动通过与数据线1310相关联的选定串而读取选定存储器单元1304中的逻辑电平。
[0070]
存储器装置1300外部的一或多个装置可使用i/o线(dq0到dqn)1308、地址线1316(a0到ax)或控制线1332与存储器装置1300进行通信。i/o电路1326可根据例如控制线1332及地址线1316使用i/o线1308将数据的值传送到存储器装置1300中或从所述存储器装置传送出，例如传送到页缓冲器1322或存储器阵列1302中或从所述页缓冲器或所述存储器阵列传送出。页缓冲器1322可在从存储器装置1300外部的一或多个装置接收的数据经编程到存储器阵列1302的相关部分中之前存储所述数据，或可在将从存储器阵列1302读取的数据传输到存储器装置1300外部的一或多个装置之前存储所述数据。
[0071]
列解码器1314可接收地址信号(a0到ax)并将其解码为一或多个列选择信号(csel1到csel
n
)。选择器1324(例如，选择电路)可接收列选择信号(csel1到csel
n
)，且在页缓冲器1322中选择表示待从存储器单元1304读取或待编程到所述存储器单元中的数据的值的数据。可使用第二数据线1318在页缓冲器1322与i/o电路1326之间传送选定数据。
[0072]
存储器控制单元1330可从外部电源或供应器(例如，内部或外部电池、ac到dc转换器等)接收正负供应信号，例如供应电压(vcc)1334及相对于vcc的负供应电压(vss)1336(例如，接地电势)。在某些实例中，存储器控制单元1330可包含调节器1328以内部提供正或负供应信号。
[0073]
图14说明具有耦合到电流传感器1419的数据线bl0、bl1及bl2的3d“与非”架构半导体存储器阵列1400的实例示意图。尽管展示三个数据线，但耦合到电流传感器1419的数据线的数目可大于或小于三个数据线。3d“与非”架构半导体存储器阵列1400可包含多个存储器单元串(例如，第一a0存储器串1405a0到第三a0存储器串1407a0、第一a
n
存储器串1405a
n
到第三a
n
存储器串1407a
n
、第一b0存储器串1405b0到第三b0存储器串1407b0、第一b
n
存储器串1405b
n
到第三b
n
存储器串1407b
n
等)，按块(例如，块a1401a、块b 1401b等)及子块(例如，子块a
0 1401a0、子块a
n 1401a
n
、子块b
0 1401b0、子块b
n 1401b
n
等)组织。存储器阵列1400表示通常在存储器装置的块、装置或其它单元中发现的许多相似结构的一部分。
[0074]
每一存储器单元串包含多层电荷存储晶体管(例如，浮动栅极晶体管、电荷俘获结构等)，所述多层电荷存储晶体管在z方向上从源极到漏极堆叠在源极线(src)1435或源极侧选择栅极(sgs)(例如，第一a
0 sgs 1431a0到第三a
0 sgs 1433a0、第一a
n sgs1431a
n
到第三a
n sgs 1433a
n
、第一b
0 sgs 1431b0到第三b
0 sgs 1433b0、第一b
n sgs1431b
n
到第三b
n sgs 1433b
n
等)与漏极侧选择栅极(sgd)(例如，第一a
0 sgd 1426a0到第三a
0 sgd 1428a0，第一a
n sgd 1426a
n
到第三a
n sgd1428a
n
、第一b
0 sgd 1426b0到第三b
0 sgd 1428b0、第一b
n sgd 1426b
n
到第三b
n sgd 1428b
n
等)之间。3d存储器阵列1400中的每一存储器单元串可沿着x方向布置为数据线(例如，数据线bl0到bl2 1420到1422)，且沿着y方向布置为物理页。
[0075]
在物理页内，每一层表示一行存储器单元，且每一存储器单元串表示一列。子块可包含一或多个物理页。块可包含多个子块(或物理页)(例如，128个、256个、384个等)。尽管在本文中被说明为具有两个块，其中每一块具有两个子块，每一子块具有单个物理页，每一物理页具有三个存储器单元串，且每一串具有8个存储器单元层，但在其它实例中，存储器阵列1400可包含更多或更少块、子块、物理页、存储器单元串、存储器单元或层。例如，每一存储器单元串可包含更多或更少层(例如16个、32个、64个、128个等)，以及根据需要在电荷存储晶体管(例如，选择栅极、数据线等)上面或下面的一或多个额外半导体材料层。作为实例，48gb tlc“与非”存储器装置可包含每页18,592个字节(b)数据(16,384+2208个字节)，每块1536个页，每平面548个块以及每装置4个或多于4个面。
[0076]
存储器阵列1400中的每一存储器单元包含控制栅极(cg)，所述控制栅极耦合到(例如，电或以其它方式操作地连接到)存取线(例如，字线wl0
0 1410a到wl7
0 1417a、wl0
1 1410b到wl7
1 1417b，等)，其根据需要横跨特定层或层的部分共同地耦合控制栅极(cg)。3d存储器阵列1400中的特定层以及相应地串中的特定存储器单元可使用相应的存取线进行存取或控制。可使用各种选择线来存取选择栅极组。例如，可使用a
0 sgd线sgda
0 1425a0存取第一a
0 sgd 1426a0到第三a
0 sgd 1428a0，可使用a
n sgd线sgda
n 1425a
n
存取第一a
n sgd 1426a
n
到第三a
n sgd 1428a
n
，可使用b
0 sgd线sgdb
0 1425b0存取第一b
0 sgd 1426b0到第三b
0 sgd 1428b0，且可使用b
n sgd线sgdb
n 1425b
n
存取第一b
n sgd 1426b
n
到第三b
n sgd 1428b
n
。可使用栅极选择线sgs01430a存取第一a
0 sgs 1431a0到第三a
0 sgs 1433a0及第一a
n sgs 1431a
n
到第三a
n sgs 1433a
n
，且可使用栅极选择线sgs
1 1430b存取第一b
0 sgs 1431b0到第三b
0 sgs1433b0及第一b
n sgs 1431b
n
到第三b
n sgs 1433b
n
。
[0077]
在实例中，存储器阵列1400可包含多个层级半导体材料(例如，多晶硅等)，其经配置以耦合每一存储器单元的cg或存储器阵列1400的相应层的选择栅极(或cg或选择栅极的一部分)。可使用数据线及选择栅极等的组合来存取、选择或控制存储器阵列1400中的特定存储器单元串，且可使用一或多个存取线来存取、选择或控制特定串中的一或多个层处的特定存储器单元。
[0078]
在各种实施例中，类似于与图2相关联的方案，可使用由电流传感器1419连续感测总数据线电流并确定总数据线电流的最小值来实施存储器阵列1400的读取过程。电流传感器1419可感测一组数据线(例如bl0 1420、bl1 1421及bl2 1422，作为与经选定用于读取的存取线相对应的一组非限制性数据线)中的总电流。可将总数据线电流或由电流传感器1419监测的总电流的值提供到存储器控制器(此处为了便于论述存储器阵列1400未展示)，类似于图2的存储器控制器231，根据如本文中所教示的方案，执行方案以确定总数据线电流的最小值并在适当时间产生锁存信号以在存储器装置1400的读取过程中捕获数据。
[0079]
图15说明具有耦合到电流传感器1519的数据线bl0、bl1及bl2的“与非”架构半导体存储器阵列1500的一部分的实例示意图。尽管展示三个数据线，但耦合到电流传感器1519的数据线的数目可大于或小于三个数据线。“与非”架构半导体存储器阵列1500的部分可包含以串(例如，第一串1505到第三串1507)及层(例如，说明为相应存取线(wl)wl0 1510到wl7 1517、漏极侧选择栅极(sgd)线1525、源极侧选择栅极(sgs)线1530等)的三维(2d)阵列布置的多个存储器单元1502，及感测放大器或装置1560。例如，存储器阵列1500可说明例如图14中所说明的3d“与非”架构半导体存储器装置的存储器单元的一个物理页的部分的
实例示意图。
[0080]
存储器单元的每一串使用相应源极侧选择栅极(sgs)(例如，第一sgs 1531到第三sgs 1533)耦合到源极线(src)1535，且使用相应漏极侧选择栅极(sgd)(例如，第一sgd1526到第三sgd 1528)耦合到相应数据线(例如，第一数据线bl0 1520到第三数据线bl21522)。尽管在图15的实例中以8层(例如，使用存取线wl0 1510到wl7 1517)及三个数据线(bl0 1526到bl2 1528)说明，但其它实例根据需要可包含具有更多或更少层或数据线的存储器单元串。
[0081]
在“与非”架构半导体存储器阵列(例如，实例存储器阵列1500)中，可通过感测与含有选定存储器单元的特定数据线相关联的电流或电压变化来存取选定存储器单元1502的状态。可使用一或多个驱动器来存取存储器阵列1500(例如，通过控制电路、一或多个处理器、数字逻辑等)。在实例中，一或多个驱动器可通过将特定电势驱动到一或多个数据线(例如，数据线bl0到bl2)、存取线(例如，存取线wl0到wl7)或选择栅极来激活特定存储器单元或存储器单元组，这取决于期望对特定存储器单元或存储器单元组执行的操作类型。
[0082]
为了将数据编程或写入到存储器单元，可将编程电压(vpgm)(例如，一或多个编程脉冲等)施加到选定存取线(例如，wl4)，并因此施加到每一存储器单元的控制栅极，所述存储器单元耦合到选定存取线(例如，耦合到wl4的存储器单元的第一cg 1541到第三cg 1543)。编程脉冲可例如以15v或接近15v开始，且在某些实例中，可在每一编程脉冲施加期间增加量级。当将编程电压施加到选定存取线时，可将例如接地电势(例如，vss)的电势施加到经定目标用于编程的存储器单元的数据线及衬底(以及因此在源极与漏极之间的沟道)，致使从沟道到目标存储器单元的浮动栅极的电荷转移(例如，直接注入或富勒
‑
诺德海姆(fowler
‑
nordheim，fn)隧穿等)。
[0083]
相反，可将通过电压(vpass)施加到一或多个具有未经定目标用于编程的存储器单元的存取线，或可将禁止电压(例如，vcc)施加到具有未经定目标用于编程的存储器单元的数据线，以例如禁止电荷从沟道转移到此类非目标存储器单元的浮动栅极。通过电压可为可变的，例如取决于所施加通过电压与经定目标用于编程的存取线的接近度。禁止电压可包含供应电压(vcc)，例如相对于接地电势(例如，vss)，来自外部电源或供应器(例如，电池、ac到dc转换器等)的电压。
[0084]
作为实例，如果将编程电压(例如，15v或更高)施加到特定存取线(例如，wl4)，那么可将10v的通过电压施加到一或多个其它存取线，例如，wl3、wl5等，以禁止对非目标存储器单元进行编程，或保留存储在此类未经定目标用于编程的存储器单元上的值。随着所施加编程电压与非目标存储器单元之间的距离增加，抑制对非目标存储器单元进行编程所需的通过电压可降低。例如，在将15v的编程电压施加到wl4的情况下，可将10v的通过电压施加到wl3及wl5，可将8v的通过电压施加到wl2及wl6，可将7v的通过电压施加到wl1及wl7。在其它实例中，通过电压或存取线的数目等可为更高或更低，或更高或更低。
[0085]
在施加一或多个编程脉冲(例如，vpgm)之间，可执行检验操作以确定选定存储器单元是否已达到其预期经编程状态。如果选定存储器单元已达到其预期经编程状态，那么可禁止其进一步编程。如果选定存储器单元尚未达到其预期经编程状态，那么可施加额外编程脉冲。如果在特定数目个编程脉冲(例如，最大数目)之后选定存储器单元尚未达到其预期经编程状态，那么可将选定存储器单元或与此类选定存储器单元相关联的串、块或页
标记为有缺陷。
[0086]
为了擦除存储器单元或一组存储器单元(例如，擦除通常以块或子块为单位执行)，可将擦除电压(vers)(例如，通常为vpgm)施加到经定目标用于擦除的存储器单元的衬底(以及因此在源极与漏极之间的沟道)(例如，使用一或多个数据线、选择栅极等)，而目标存储器单元的存取线保持处于电势，例如接地电势(例如，vss)，从而导致从目标存储器单元的浮动栅极到沟道的电荷转移(例如，直接注入或fn隧穿等)。
[0087]
在各种实施例中，类似于与图2相关联的方案，可使用由电流传感器1519连续感测总数据线电流并确定总数据线电流的最小值来实施存储器阵列1500的读取过程。电流传感器1519可感测一组数据线(例如bl0 1520、bl1 1521及bl2 1522，作为与经选定用于读取的存取线相对应的一组非限制性数据线)中的总电流。可将总数据线电流或由电流传感器1519监测的总电流的值提供到存储器控制器(此处为了便于论述存储器阵列1500未展示)，类似于图2的存储器控制器231，根据如本文中所教示的方案，执行方案以确定总数据线电流的最小值并在适当时间产生锁存信号以在存储器装置1500的读取过程中捕获数据。耦合到数据线(例如，第一、第二或第三数据线(bl0到bl2)1520到1522)中的一或多个的感测放大器或装置1560可通过以下操作来检测相应数据线中的每一存储器单元的状态：结合存储器控制器感测特定数据线上的电压或电流，所述存储器控制器在适当时间产生锁存信号到感测放大器或装置1560的感测锁存器以捕获数据。
[0088]
图16为存储器装置的读取过程的实例方法1600的实施例的特征的流程图。在1610处，接通电流源以将电流提供给存储器阵列的多组串中的选定组的选定串，其中选定串由块或子块配置选择，且其中多组耦合到存储器阵列的相应数据线。在1620处，将电压波形施加到耦合到选定组的相应串的存储器单元的选定存取线，其中所述电压波形具有正斜率。电压波形可作为线性斜坡信号或作为非线性信号施加。
[0089]
在1630处，在读取操作期间监测到耦合到选定组的串的多个数据线的总电流。监测总电流可包含在多个位置及时读取电流传感器的输出。可在选定周期内连续地监测总电流，其中在所述周期内在多个位置处进行采样。监测可如同模拟电路为恒定的，或可与数字信号处理离散。存储器装置可通过读取操作测量多个点，以监测、处理且起反应传入数据流。
[0090]
在1640处，根据对总电流的监测，确定总电流相对于时间的改变的选定值的达成。在1650处，响应于所述确定，产生锁存信号以锁存存储器单元的数据状态。确定选定值的达成可包含：对于测量值与先前测量值的多次迭代，确定总电流的测量值与总电流的先前测量值之间的差；及确定多个迭代的所确定差的最小差。产生锁存信号可包含在与最小差相对应的时间产生锁存信号，所述时间经调整与偏移量相对应的时间。
[0091]
方法1600的变型或与方法1600相似的方法可包含多个不同实施例，所述实施例可取决于此类方法的应用或实施此类方法的存储器装置的架构或过程流程来组合。此类方法可包含：在将电压波形施加到选定存取线之前，进行电流源的接通，以及将接通电压施加到耦合到选定组的串的除了选定存取线以外的存取线，及将接通电压施加到选定组的串的选择栅极。
[0092]
方法1600的变型或类似于方法1600的方法可包含确定电流偏移量值以提供用于锁存存储器单元的数据状态的锁存信号。可将存储器单元的数据状态的数据从感测锁存器
移动下一读取点，其中下一读取点基于检测到总电流相对于时间的下一改变的下一选定值的下一达成。
[0093]
在各种实施例中，基于对总电流相对于时间的改变的最小值的确定来锁存存储器单元的数据状态。确定最小值可包含但不限于：对于测量值与先前测量值的多次迭代，确定总电流的测量值与总电流的先前测量值之间的差；及确定多个迭代的所确定差的最小差。可实施其它技术以确定总电流相对于时间的改变的最小值。可产生锁存信号，以在与最小差相对应的时间锁存存储器单元的数据状态，所述时间经调整与偏移量相对应的时间。此过程通过使用数据线电流总和作为指示符来实现经编程状态分布中的谷值查找。从数学角度看，上述情形可通过为监测累积数据线电流而提供的信号查找改变速率的最小值来实现。此类信号可用来找到最优读取点。
[0094]
在各种实施例中，存储器装置包括存储器阵列、电流传感器、存储器控制器及感测锁存器。存储器阵列具有多组存储器单元串，其中多组耦合到存储器阵列的相应数据线。电流传感器经结构化以测量到耦合到多组串中的一组的相应数据线的总电流。存储器控制器包含处理电路系统，所述处理电路系统包含一或多个处理器，其中存储器控制器经配置以相对于读取操作执行操作。所述操作包括：在读取操作期间监测到耦合到所述组的相应数据线的总电流，所述读取操作包含将具有正斜率的电压波形施加到选定存取线；根据对总电流的监测确定达到总电流相对于时间的改变的选定值；及响应于所述确定产生锁存信号。感测锁存器与耦合到所述组的相应数据线耦合以响应于接收到锁存器信号在读取操作中捕获数据状态。存储器装置可包含一或多个存储元件以存储偏移量的值，其中所述偏移量与总电流相对于时间的改变的最小值一起使用以产生锁存信号。
[0095]
如本文中所教示，此类存储器装置及其特征的变化形式可包含多种不同实施例及特征，所述多种不同实施例及特征可取决于此类存储器装置的应用、此类存储器装置的格式及/或实施此类存储器装置的架构组合。此类存储器装置的组件可包含波形发生器，所述波形发生器将电压波形施加到选定存取线，所述选定存取线耦合到多组串中的所述组的相应串的存储器单元，使得存储器单元包含在数据状态的捕获中。波形发生器可操作以施加线性电压波形。在一些实施例中，波形发生器可操作以将非线性波形施加到选定存取线。所述波形可根据存储器控制器来实施。
[0096]
此类存储器装置的变化形式可包含存储器装置，所述存储器装置包含一或多个存储元件，所述一或多个存储元件存储总电流的测量值以及总电流的测量值与总电流的先前测量值之间的差。总电流的测量值与先前测量值之间的每一差可产生为总电流的相应测量值与相对于相应测量值的最后测量值之间的差来产生。此类存储器装置的变化形式可包含具有一或多个电路的存储器装置，以确定总电流的测量值与总电流的先前测量值之间的差，并根据所确定测量值与先前测量值之间的所确定差来判定最小差。一或多个电路可实施为存储器控制器的功能。
[0097]
此类存储器装置的变化形式可包含电流传感器的变化，以基于总电流相对于时间的改变的最小值的确定来连续地监测到与数据的读取相关联的组的相应数据线的总电流。所实施电流传感器可包含计数器，所述计数器用以对与用于提供电流的电荷泵相关联的充电或放电的次数进行计数。所实施电流传感器可包含耦合在电压电源与所述组的相应数据线耦合到的节点之间的电阻。电阻耦合到放大器，其中电阻的一端耦合到放大器的输入，且
电阻的另一端耦合到放大器的另一输入，且其中放大器的输出耦合到数模转换器。所实施的电流传感器可包含经结构化为非接触式传感器的电流传感器，所述非接触式传感器感测由流动电流引起的通量。
[0098]
在各种实施例中，存储器装置包括存储器阵列、电流传感器、电流源、存储器控制器及感测锁存器。存储器阵列具有多组存储器单元串，其中多组耦合到存储器阵列的相应数据线。电流传感器经结构化以测量到耦合到多组串中的一组的相应数据线的总电流。电流源经布置以向所述组的串提供电流。存储器控制器包含处理电路系统，所述处理电路系统包含一或多个处理器，其中存储器控制器经配置以在读取操作中执行操作。所述操作包括：在耦合到所述组的相应数据线处于非传导状态的情况下，接通电流源；将斜坡电压施加到耦合到所述组的所述串的存储器单元的选定存取线；监测耦合到所述组的相应数据线的总电流；根据对总电流的监测确定总电流相对于时间的改变的最小值；及响应于确定，产生锁存信号。感测锁存器与耦合到所述组的相应数据线耦合以响应于接收到锁存器信号在读取操作中捕获数据状态。
[0099]
如本文中所教示，此类存储器装置及其特征的变化形式可包含多种不同实施例及特征，所述多种不同实施例及特征可取决于此类存储器装置的应用、此类存储器装置的格式及/或实施此类存储器装置的架构组合。此类存储器装置的变化形式可包含存储器控制器，所述存储器控制器可操作以在与总电流相对于时间的改变的最小值相对应的时间执行锁存信号的产生，所述时间经调整与偏移量相对应的时间。存储器装置的变化形式可包含存储器控制器，所述存储器控制器可操作以执行指令以确定偏移量的值。
[0100]
在各种实施例中，使用与正读取的存储器阵列的存储器单元相关联的一组数据线的电流感测的连续感测方案可改进从“与非”存储器装置读取数据的时间。此连续感测方案将提高在短时间段内读取多个读取点的能力。这对于mlc(例如，dlc、tlc、qlc及plc)可能很重要。此连续感测方案或类似感测方案也可对单遍次编程架构上的顺序数据读取产生积极影响，其中连续数据可驻留在物理位置的多个读取电平上。因为期望此连续感测方案允许更有效地读取多个读取电平，所以在适当存储器架构中读取上页及下页可为可能的，且可更快地递送。
[0101]
如本文中所教示，使用一组数据线的电流感测来实施连续感测方案的系统，可移除程序的使用以预测“与非”存储器装置内的读取电平。用以使存储器装置保持校准的现有补偿方案可在使用中减少或消除，所述此类减少或消除提供对读取过程的大量简化。这也减少系统中的软件复杂性及fw实施时间。如本文中所教示，由于使用电流感测的连续感测方案对每一单独物理页进行校准，因此与减少或消除的补偿方案相关联的算法错误将不再相关。此将导致媒体安定的读取的触发速率提高。已有效地调谐连续感测方案中的每一读取电平，以反映基于位信号的理想收敛，而不会增加读取时间。
[0102]
使用对与正读取的存储器阵列的存储器单元相关联的一组数据线进行电流感测并确定所述组的总电流的最小值以捕获读取点的连续感测方案提供反馈机制，以动态地调整存储器单元的经编程状态的分布的改变。这意味着将自动地考虑vt的移动，从而产生最优读取性能。即使在部分媒体在整个存储器装置的生命周期中具有显著数据保留或改变的情况下，此系统仍将维持良好的触发效率性能。另外，vt置放未必从存储器单元到存储器单元或存取线到存取线保持一致，这提供更大操作灵活性。使用较低触发速率，可获得较低系
统复杂性。降低复杂性可通过减少或消除对读取电平、存取线增益或tempco的管理获得。由于所有读取在每一读取内进行内部校准，因此不同级别的数据保留及电荷损失不会导致等待时间增加。可避免使用一或多个额外方案来预测由于编程擦除周期而导致的vt电平的改变。此类避免方案可包含用于通过pec进行的温度改变的方案，其中pec为每一快闪块的总编程及擦除(p/e)周期耐久性，即，块可在其原始误差率超过纠错码(ecc)纠正能力之前维持的p/e周期的数目。这对于替换栅极“与非”存储器装置尤其重要，其中vt电平在整个存储器装置的使用寿命中可移动得更多。
[0103]
在各种实施例中，使用反馈来在读取过程期间确定读取电平的连续感测方案利用读取过程中对应于选定存取线的存储器单元的读取的所有数据线电路的总和作为不同系统条件的指示符。使用此求和信号的信号处理来确定读取点，以驱动读取过程的简化及最优化。此提取电流求和信号的应用包含动态读取电平确定，提供数据线或选择器安定时间以及容限评估，其中容限评估提供深度的确定且经编程状态分布的谷值经间隔。
[0104]
与有效地为开环系统的常规“与非”存储器装置相比，在“与非”存储器装置中的连续感测方案的实施使此增强“与非”存储器装置成为经反馈驱动的系统。此反馈驱动状态的结果提供在“与非”存储器装置中观察到的许多移位机制将在读取路径中被校准。可使用此方法测量存取线及数据线的rc参数，且所有谷值移动可经协调校准且经有效移除或大体上降低。如本文中所教示，对于每一存储器选择，连续感测方法的实施例对于所有基于页的(多个返回位)系统应该为可行的。
[0105]
例如移动电子装置(例如，智能电话、平板计算机等)的电子装置，供用于汽车应用的电子装置(例如，汽车传感器、控制单元、驱动器
‑
辅助系统、乘客安全或舒适系统等)以及与互联网连接的器具或装置(例如，物联网(iot)装置等)具有不同存储需求，这尤其取决于电子装置类型、使用环境、性能期望等。
[0106]
电子装置可分解为几个主要组件：处理器(例如，中央处理单元(cpu)或其它主处理器)；存储器(例如，一或多个易失性或非易失性ram存储器装置，例如dram、移动或低功率双数据速率同步dram(ddr sdram)等)；及存储装置(例如，非易失性存储器(nvm)装置，例如快闪存储器、rom、ssd、mmc或其它存储卡结构或组件等)。在某些实例中，电子装置可包含用户界面(例如，显示器、触摸屏、键盘、一或多个按钮等)、图形处理单元(gpu)、电源管理电路、基带处理器或一或多个收发器电路等。
[0107]
图17说明实例机器1700的框图，所述实例机器具有一或多个存储器装置，所述存储器装置经结构化以在读取过程期间执行连续感测以确定读取电平。此类存储器可包含电流传感器，以连续地感测到存储器阵列的一组数据线的总电流，其中数据线耦合到存储器阵列的存储器单元的相应串。使用到相应串的存储器单元的选定存取线来感测总电流，所述相应串经受用于读取所述存储器单元的数据的所施加电压波形。例如存储器装置的存储器控制器的微控制器执行程序以确定总电流的时间导数的最小值，并响应于最小值的确定在适当时间产生锁存信号到耦合到所述组的数据线的感测锁存器。具有一或多个此类存储器装置的机器1700可作为独立机器操作，或可连接(例如联网)到其它机器。
[0108]
在网络部署中，机器1700可在服务器
‑
客户端网络环境中以服务器机器、客户端机器或两者的能力操作。在实例中，机器1700可在对等(p2p)(或其它分布式)网络环境中充当对等机器。机器1700可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、移动
电话、web器具、iot装置、汽车系统或规定欲由所述机器执行的动作的任何能够执行指令(顺序的或其它方式)的机器。此外，尽管说明仅单个机器，但还应将术语“机器”视为包含个别地或联合地执行一组(或多组)指令以执行本文中所论述的方法(例如，云计算、软件即服务(saas)、其它计算机群集配置)中的任何一或多个的任何机器集合。实例机器1700可经布置以与具有结构的一或多个存储器装置一起操作，以执行连续感测以确定在如本文中所教示的读取过程期间的读取电平。实例机器1700可包含一或多个存储器装置，所述存储器装置具有如关于图2的架构、图13的存储器装置1300、图14的存储器阵列1400及图15的存储器阵列1500所论述的结构。
[0109]
如本文中所描述，实例可包含逻辑、组件、装置、封装或机制，或可由其操作。电路系统为在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路的集合(例如，一组)。电路系统隶属关系可随时间及基础硬件可变性而具有灵活性。电路系统包含可在操作时单独或组合地执行特定任务的成员。在实例中，电路系统的硬件可经不变地设计为实施特定操作(例如，硬连线)。在实例中，电路系统的硬件可包含可变地连接的物理组件(例如，执行单元、晶体管、简单电路等)，包含经物理修改(例如，磁性地、电气地、不变质量粒子的可移动放置)以对特定操作的指令进行编码的计算机可读媒体。在连接物理组件时，硬件构成的基础电性质例如从绝缘体改变成导体，或反之亦然。指令使得参与的硬件(例如，执行单元或加载机制)能够经由变量连接在硬件中创建电路系统的成员，以在操作时实施特定任务的部分。因此，当装置正在操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件中的任何一个可在多于一个电路系统的多于一个成员中使用。例如，在操作中，执行单元可在一个时间点在第一电路系统的第一电路中使用，且可在不同时间被第一电路系统中的第二电路或第二电路系统中的第三电路重新使用。
[0110]
机器(例如，计算机系统)1700可包含硬件处理器1702(例如，cpu、gpu、硬件处理器核或其任何组合)、主存储器1704及静态存储器1706，其中一些或全部可经由互连链路(例如，总线)1708彼此通信。机器1700可进一步包含显示装置1710、字母数字输入装置1712(例如，键盘)及用户界面(ui)导航装置1714(例如，鼠标)。在实例中，显示装置1710、输入装置1712及ui导航装置1714可为触摸屏显示器。机器1700可另外包含存储装置(例如，驱动单元)1721、信号产生装置1718(例如，扬声器)、网络接口装置1720，以及一或多个传感器1716，例如全球定位系统(gps)传感器、指南针、加速度计或其它传感器。机器1700可包含输出控制器1728，例如串行(例如，usb、并行或其它有线或无线(例如，红外线(ir)、近场通信(nfc)等)连接以进行通信或控制一或多个外围装置(例如，打印机、读卡器等)。
[0111]
机器1700可包含机器可读媒体1722，在机器可读媒体上存储机器1700体现或利用的一或多组数据结构或指令1724(例如，软件)以执行机器1700经设计的技术或功能中的任何一或多个。指令1724也可在由机器1700执行其期间完全或至少部分地驻存在主存储器1704内，在静态存储器1706内、在大容量存储器1721内，或在硬件处理器1702内。在实例中，硬件处理器1702，主存储器1704，静态存储器1706或大容量存储器1721中的一个或任何组合可构成机器可读媒体1722。
[0112]
虽然机器可读媒体1722被说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令1724的单个媒体或多个媒体(例如，集中式或分布式数据库，或相关联高速缓冲存储器及服务器)。术语“机器可读媒体”可包含任何媒体，所述媒体能够存储、编
码或载运由机器1700执行的指令且致使机器1700执行机器1700经设计的技术中的任何一或多个，或能够存储、编码或载运由此类指令使用或与其相关联的数据结构。非限制性机器可读媒体实例可包含固态存储器以及光学及磁性媒体。在实例中，有质量的机器可读媒体包括具有多个具有不变(例如，静止)质量的粒子的机器可读媒体。因此，有质量的机器可读媒体不是暂时性传播信号。有质量的机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，eprom、eeprom)及快闪存储器装置；磁盘，例如内部硬盘及可移动磁盘；磁光盘；及紧凑光盘rom(cd
‑
rom)及数位通用光盘只读存储器(dvd
‑
rom)磁盘。
[0113]
可通过主存储器1704存取存储在大容量存储器1721上的指令1724(例如，软件、程序、操作系统(os)等)或其它数据，以供处理器1702使用。主存储器1704(例如，dram)通常较快速但易失的，且因此与存储器装置1721(例如，ssd)不同类型的存储，其适合于长期存储，包含处于“关闭”状态时。用户或机器1700正在使用的指令1724或数据通常被加载到主存储器1704中以供处理器1702使用。当主存储器1704已满时，可分配来自大容量存储器1721的虚拟空间以补充主存储器1704；然而，因为大容量存储器1721通常比主存储器1704慢，且写入速度通常为读取速度慢至少两倍，使用虚拟存储器可由于存储装置等待时间而大大降低用户体验(与主存储器1704，例如，dram相比)。此外，将大容量存储器1721用于虚拟存储器可极大地减少大容量存储器1721的可用寿命。
[0114]
与虚拟存储器相反，虚拟存储器压缩(例如，内核特征“zram”)使用部分存储器作为压缩块存储，以避免分页到大容量存储1721。在压缩块中进行分页，直到有必要将此类数据写入到大容量存储器1721。虚拟存储器压缩增加主存储器1704的可用大小，同时减少大容量存储器1721的磨损。
[0115]
针对移动电子装置或移动存储器进行最优的存储装置通常包含mmc固态存储装置(例如，微型安全数字(microsd
tm
)卡等)。mmc装置包含与主机装置的许多并行接口(例如，8位并行接口)，且通常为可拆卸的且与主机装置分离的组件。相比之下，emmc
tm
装置附接到电路板并被视为主机装置的组成，其中读取速度与基于sata的ssd装置相媲美。然而，对移动装置性能的需求不断提高，例如为完全启用虚拟或增强现实装置，利用不断增长的网络速度等。响应于此需求，存储装置已从并行通信接口转换为串行通信接口。ufs装置(包含控制器及固件)使用具有专用读取/写入路径的低压差分信号(lvds)串行接口与主机装置进行通信，从而进一步提高更大读取/写入速度。
[0116]
可进一步使用传输媒体经由利用多种传送协议(例如，帧中继、因特网协议(ip)、传输控制协议(tcp)、用户数据报协议(udp)、超文本传送协议(http)等)中的任何一个的网络接口装置1720在通信网络1726上传输或接收指令1724。实例通信网络可包含局域网(lan)、广域网(wan)、分组数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、普通老式电话(pots)网络，及无线数据网络(例如，被称为的电气及电子工程师协会(ieee)802.11标准系列，被称为的ieee 802.16标准系列)，ieee802.15.4标准系列，对等(p2p)网络，以及其它网络。在实例中，网络接口装置1720可包含一或多个物理插孔(例如，以太网、同轴或电话插孔)或一或多个天线以连接到网络1726。在实例中，网络接口装置1720可包含多个天线，以使用单输入多输出(simo)、多输入多输出(mimo)或多输入单输出(miso)技术中的至少一个进行无线通信。术语“传输媒体”应被认为包含能够载运指令到机器1700并由其执行的任何有形媒体，且包含传播数字或模拟通信信号以促进此类指令
的通信的工具，所述指令可由软件实施。
[0117]
以下为根据本文的教示的装置及方法的实例实施例。
[0118]
实例存储器装置1可包括：存储器阵列，其具有多组存储器单元串，所述多组耦合到所述存储器阵列的多个数据线中的相应数据线；电流传感器，其用以测量到耦合到所述多组串中的一组的所述相应数据线的总电流；存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，所述存储器控制器经配置以执行包含以下操作：在读取操作期间监测到耦合到所述组的所述相应数据线的所述总电流，所述读取操作包含将具有正斜率的电压波形施加到选定存取线；根据对所述总电流的所述监测，确定所述总电流相对于时间的改变的选定值的达成；且响应于所述确定产生锁存信号；及感测锁存器，其与耦合到所述组的所述相应数据线耦合以响应于接收到所述锁存信号在所述读取操作中捕获数据状态。
[0119]
实例存储器装置2可包含实例存储器装置1的特征，且可包含一或多个存储元件以存储偏移量的值，所述偏移量与所述总电流相对于时间的改变的最小值一起用于产生所述锁存信号。
[0120]
实例存储器装置3可包含前述实例存储器装置中的任一个的特征，且可包含波形发生器，以将所述电压波形施加到耦合到所述多组串中的所述组的相应串的存储器单元的所述选定存取线，使得所述存储器单元包含在数据状态的捕获中。
[0121]
实例存储器装置4可包含实例存储器装置3及前述实例存储器装置中的任一个的特征，且可包含所述波形发生器，其可操作以施加线性电压波形或非线性电压波形。
[0122]
实例存储器装置5可包含实例存储器装置4及前述实例存储器装置中的任一个的特征，且可包含一或多个存储元件以存储所述总电流的测量值以及所述总电流的测量值与所述总电流的先前测量值之间的差；及一或多个电路，其用以确定所述总电流的所述测量值与所述总电流的所述先前测量值之间的所述差，并根据测量值与先前测量值之间的所述所确定差来确定最小差。
[0123]
实例存储器装置6可包含前述实例存储器装置中的任一个的特征，且可包含所述电流传感器，其包含计数器，所述计数器用以对与用于提供所述电流的电荷泵相关联的充电或放电次数进行计数。
[0124]
实例存储器装置7可包含前述实例存储器装置中的任一个的特征，且可包含所述电流传感器，其包含耦合在电压电源与所述组的所述相应数据线耦合到节点之间的电阻。
[0125]
实例存储器装置8可包含实例存储器装置7及前述实例存储器装置中的任一个的特征，且可包括耦合到放大器的所述电阻，其中所述电阻的一端耦合到所述放大器的输入，且所述电阻的另一端耦合到所述放大器的另一输入，且其中所述放大器的输出耦合到数模转换器。
[0126]
实例存储器装置9可包含前述实例存储器装置中的任一个的特征，且可包含所述电流传感器，其经结构化为感测由流动电流引起的通量的非接触式传感器。
[0127]
在实例存储器装置10中，实例存储器装置1到9中的存储器装置中的任一个可包含并入到电子存储器设备中的存储器装置，所述电子存储器设备进一步包括主机处理器以及在所述主机处理器与所述存储器装置之间延伸的通信总线。
[0128]
在实例存储器装置11中，实例存储器装置1到10中的存储器装置中的任一个可经
修改以包含在实例存储器装置1到10中另一个中呈现的任何结构。
[0129]
在实例存储器装置12中，与实例存储器装置1到11中的存储器装置相关联的任一设备可进一步包含机器可读存储装置，所述机器可读存储装置经配置以将指令存储为物理状态，其中所述指令可用于执行所述设备的一或多个操作。
[0130]
在实例存储器装置13中，实例存储器装置1到12中的存储器装置中的任一个可根据以下实例方法1到8中的方法中的任一个来操作。
[0131]
实例存储器装置14可包括：存储器阵列，其具有多组存储器单元串，所述多组耦合到所述存储器阵列的相应数据线；电流传感器，其用以测量耦合到所述多组串中的一组的所述相应数据线的总电流；电流源，其用以提供电流到所述组的所述串；存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，所述存储器控制器经配置以在所述读取操作中执行操作，所述操作包括：在耦合到所述组的所述相应数据线处于非传导状态的情况下接通电流源；将斜坡电压施加到耦合到所述组的所述串的存储器单元的选定存取线；监测到耦合到所述组的所述相应数据线的总电流；自监测总电流确定总电流相对于时间的改变的最小值；且响应于所述确定产生锁存信号；及感测锁存器，其与耦合到所述组的所述相应数据线耦合以响应于接收到所述锁存信号在所述读取操作中捕获资料状态。
[0132]
实例存储器装置15可包含实例存储器装置14及前述实例存储器装置中的任一个的特征，且可包含所述存储器控制器可操作以在与所述总电流相对于时间的所述改变的所述最小值相对应的时间执行产生所述锁存信号，所述时间经调整与偏移量相对应的时间。
[0133]
实例存储器装置16可包含实例存储器装置15及前述实例存储器装置中的任一个的特征，且可包含所述存储器控制器可操作以执行指令以确定所述偏移量的值。
[0134]
在实例存储器装置17中，实例存储器装置14到16中的存储器装置中的任一个可包含并入到电子存储器设备中的存储器装置，所述电子存储器设备进一步包括主机处理器及在所述主机处理器与所述存储器装置之间延伸的通信总线。
[0135]
在实例存储器装置18中，实例存储器装置14到17中的存储器装置中的任一个可经修改以包含在实例存储器装置14到17中另一个中呈现的任何结构。
[0136]
在实例存储器装置19中，与实例存储器装置14到18中的存储器装置相关联的设备中任一个可进一步包含机器可读存储装置，所述机器可读存储装置经配置以将指令存储为物理状态，其中所述指令可用于执行所述设备的一或多个操作。
[0137]
在实例存储器装置20中，实例存储器装置14到19中的存储器装置中的任一个可根据以下实例方法1到8中的方法中的任一个来操作。
[0138]
读取存储器装置的实例方法1可包括：接通电流源以向存储器阵列的多组串中的选定组的选定串提供电流，其中所述选定串由块或子块配置选择且其中所述多组耦合到所述存储器阵列的相应数据线；将电压波形施加到耦合到所述选定组的所述选定串的存储器单元的选定存取线，所述电压波形具有正斜率；在读取操作期间监测到耦合到所述选定组的所述选定串的所述相应数据线的总电流；根据对所述总电流的所述监测，确定所述总电流相对于时间的改变的选定值的达成；及响应于确定所述选定值的所述达成，响应于锁存所述存储器单元的数据状态的所述确定产生锁存信号。
[0139]
读取存储器装置的实例方法2可包含读取存储器装置的实例方法1的特征，且可包
含对于测量值与先前测量值的多次迭代，确定所述总电流的测量值与所述总电流的先前测量值之间的差；及确定所述多个迭代的所述所确定差的最小差。
[0140]
读取存储器装置的实例方法3可包含读取存储器装置的实例方法2的特征以及读取存储器装置的前述实例方法中的任何一个的特征，且可包含在与所述最小差相对应的时间产生所述锁存信号，所述时间经调整与偏移量相对应的时间。
[0141]
读取存储器装置的实例方法4可包含前述读取存储器装置的实例方法中的任一个的特征，且在将所述电压波形施加到所述选定存取线之前可包含：进行所述电流源的所述接通；及将接通电压施加到耦合到所述选定组的所述选定串的除了所述选定存取线以外的存取线，且将接通电压施加到所述选定组的所述选定串的选择栅极。
[0142]
读取存储器装置的实例方法5可包含读取存储器装置的前述实例方法中的任一个的特征，且可包含施加所述电压波形以包含施加线性斜坡信号或非线性信号。
[0143]
读取存储器装置的实例方法6可包含读取存储器装置的前述实例方法中的任一个的特征，且可包含监测所述总电流以包含及时在多个位置读取电流传感器的输出。
[0144]
读取存储器装置的实例方法7可包含前述读取存储器装置的实例方法中的任一个的特征，且可包含确定电流偏移量值以提供用于锁存所述存储器单元的所述数据状态的所述锁存信号。
[0145]
读取存储器装置的实例方法8可包含读取存储器装置的所述前述实例方法中的任一个的特征，且可包含将存储器单元的所述数据状态的数据从感测锁存器移动下一读取点，所述下一读取点基于检测到所述总电流相对于时间的下一改变的下一选定值的下一达成。
[0146]
在读取存储器装置的实例方法9中，可在形成与存储器装置相关联的电子时执行读取存储器装置的实例方法1到8中的任一个。
[0147]
在读取存储器装置的实例方法10中，读取存储器装置的实例方法1到9中的任一个可被修改以包含在读取存储器装置的方法实例1到9中的任何其它实例中所阐述的操作。
[0148]
在读取存储器装置的实例方法11中，读取存储器装置的实例方法1到10中的任一个可至少部分地通过使用作为物理状态存储在一或多个机器可读存储装置中的指令来实施。
[0149]
读取存储器装置的实例方法12可包含读取存储器装置的前述实例方法1到11中的任一个的特征，且可包含执行与实例存储器装置1到19的任何特征相关的功能。
[0150]
实例机器可读存储装置1存储指令，所述指令在由一或多个处理器执行时致使机器执行操作，可包括指令以执行与实例存储器装置1到20的任一特征相关联的功能或执行实例方法1到12的任一特征相关联的方法。
[0151]
在各种实施例中，实施一种过程，其中将wl斜坡电压施加到存储器单元串的存储器单元，其中wl斜坡电压随时间改变。不断改变的wl斜坡电压允许将耦合到串的数据线中的电流组合成一个序列，所述序列可经接通以确定正确读取电平。在实例程序中，将wl斜坡电压施加到存储器单元以区分经编程状态的分布中的谷值位置，从而提供时间序列。累积数据线电流用于查找谷值位置。数据经锁存在与查找谷值位置相对应的正确位置。这些事件按时间序列发生。此过程可通过找到通过监测累积数据线电流而提供的信号的改变速率的最小值，使用数据线电流总和作为指示符来找到谷值位置。累积数据线电流产生的信号
可用于查找最优读取点。
[0152]
尽管本文中已图解说明及描述特定实施例，但所属领域普通技术人员将了解，任何经计算以实现相同目的的任何布置均可替代所展示的特定实施例。各种实施例使用本文中所描述的实施例的排列及/或组合。以上说明打算为说明性，而非限制性，且本文中所采用的措词或术语是出于说明目的。另外，在前述具体实施方式中，可发现出于简化本公开的目的而将各种特征共同分组于单个实施例中。在研究以上说明后，所属领域的技术人员将即刻明了以上实施例的组合及其它实施例。