静态随机存取存储器阵列以及存储器器件的制作方法

1.本发明的实施例提供了一种静态随机存取存储器阵列以及存储器器 件。


背景技术：

2.半导体集成电路(ic)行业经历了指数增长。ic材料和设计的技术进 步已经产生了几代ic，其中每一代都比前一代具有更小、更复杂的电路。 在ic发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通 常增加，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线)) 减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提 供好处。这种缩小也增加了处理和制造ic的复杂性。
3.例如，静态随机存取存储器(sram)已被广泛用于ic电路。sram 单元可以被称为包括多个晶体管的sram单元。sram单元布置在sram 阵列中以用作存储器器件。随着产品多样化程度的提高，期望存储器器件 可以平衡速度和功耗。对于具有类似结构和类似功函数层布置的所有晶体 管，可能难以实现这种平衡。因此，尽管现有的sram存储器器件通常足 以满足其预期目的，但它们并不是在所有方面都令人满意。


技术实现要素：

4.根据本发明实施例的一个方面，提供了一种静态随机存取存储器 (sram)阵列，包括：第一子阵列，包括多个第一sram单元；以及第 二子阵列，包括多个第二sram单元，其中，多个第一sram单元中的每 个n型晶体管包括第一功函数堆叠件，其中，多个第二sram单元中的每 个n型晶体管包括与第一功函数堆叠件不同的第二功函数堆叠件。
5.根据本发明实施例的另一个方面，提供了一种存储器器件，包括：静 态随机存取存储器(sram)阵列，包括：第一子阵列，包括多个第一sram 单元，和第二子阵列，包括多个第二sram单元，其中，多个第一sram 单元中的每个n型晶体管包括第一功函数堆叠件，其中，多个第二sram 单元中的每个n型晶体管包括与第一功函数堆叠件不同的第二功函数堆叠 件，其中，多个第一sram单元中的每个p型晶体管包括第二功函数堆叠 件，其中，多个第二sram单元中的每个p型晶体管包括第一功函数堆叠 件，其中，第二功函数堆叠件的厚度大于第一功函数堆叠件的厚度。
6.根据本发明实施例的又一个方面，提供了一种存储器器件，包括：静 态随机存取存储器(sram)阵列，包括：第一子阵列，包括多个第一sram 单元，和第二子阵列，包括多个第二sram单元；字线驱动器，经由沿第 一方向延伸的多个字线耦接到多个第一sram单元和多个第二sram单 元；以及读取/写入块，经由沿垂直于第一方向的第二方向延伸的多个位线 耦接到多个第一sram单元和多个第二sram单元，其中，多个第一sram 单元中的每个n型晶体管包括第一功函数堆叠件，其中，多个第二sram 单元中的每个n型晶体管包括与第一功函数堆叠件不同的第二功函数堆叠 件，其中，多个第一sram单元中的每个p型晶体管包括第二功函数堆叠 件，其中，多个第二sram单元中的每个p型晶体管包括第一功函数堆叠 件，其中，第一功函数堆叠件包括钛铝层，其中，第二功函数堆叠件包括 至少一个氮化钛层
和设置在至少一个氮化钛层上方的钛铝层。
附图说明
7.当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个 方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅 用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地 增大或减小。
8.图1a
‑
图1c示出了根据本公开的方面的具有不同功函数堆叠件的n型 鳍型场效应晶体管(finfet)。
9.图1d
‑
图1f示出了根据本公开的方面的具有不同功函数堆叠件的p型 finfet。
10.图2a至图2c示出根据本公开的方面的具有不同功函数堆叠件的n型 多桥沟道(mbc)晶体管。
11.图2d至图2f示出根据本公开的方面的具有不同功函数堆叠件的p型 mbc晶体管。
12.图3示出了根据本公开的一个或多个方面的sram单元的电路图。
13.图4示出了根据本公开的一个或多个方面的图3中的sram单元的示 例布局。
14.图5a
‑
图5c示出了根据本公开的一个或多个方面的包括图1a
‑
图1c 中的n型finfet和图1d
‑
图1f中的p型finfet的sram单元的实施例。
15.图6a至图6c示出了根据本公开的一个或多个方面的包括图2a
‑
图2c 中的n型finfet和图2d
‑
图2f中的p型finfet的sram单元的实施例。
16.图7
‑
图12示出了根据本公开的一个或多个方面的存储器器件的实施 例。
17.图13是根据本公开的一个或多个方面的包括图7
‑
图12中的存储器器 件的集成电路(ic)器件。
具体实施方式
18.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或 实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然， 这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者 上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并 且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得 第一部件和第二部件可以不直接接触的实施例。
19.此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为 了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间 的关系。此外，在下面的本公开中，在另一部件上、连接和/或耦接到另一 部件的部件的形成可以包括其中部件形成为直接接触的实施方式，并且还 可以包括其中可以形成附加部件的实施方式，以使部件可能不直接接触。 此外，为了便于描述，本文中可以使用诸如“较低”、“较高”、“水平”、
ꢀ“
垂直”、“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上 部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件 或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使 用或操作工艺中的不同方位。
20.存储器器件的sram阵列可以用诸如鳍型场效应晶体管(finfet)的 多栅极晶体管或全多桥沟道(multi
‑
bridge channel，mbc)晶体管来实现。 finfet的升高沟道在多于一侧上被栅极包裹(例如，栅极包裹了从衬底延 伸的半导体材料“鳍”的顶部和侧壁)。mbc晶
体管的栅极结构可以部分 或全部围绕沟道区域延伸，以提供对两侧或更多侧沟道区域的存取。由于 mbc晶体管的栅极结构围绕沟道区域，因此mbc晶体管也可以称为环绕 栅极晶体管(sgt)或全环绕栅(gaa)晶体管。mbc晶体管的沟道区可 以由纳米线、纳米片或其他纳米结构形成，并且由于这个原因，mbc晶体 管也可以被称为纳米线晶体管或纳米片晶体管。此外，为了确保工艺一致 性并避免负载效应，期望sram阵列中的所有晶体管具有类似的尺寸。在 一些常规设计中，sram阵列中的晶体管具有相同的功函数层布置，结果， sram阵列中的晶体管具有相同的阈值电压。
21.随着sram单元尺寸的缩小，设计工作集中于在速度和功耗之间达成 微妙的平衡。这种平衡需要在单个sram阵列中具有不同阈值电压的晶体 管。本公开提供了一种包括至少两个子阵列的sram阵列。每个子阵列由 具有类似尺寸但是具有不同功函数堆叠件的晶体管形成，以满足在速度和 低消耗(即，低泄漏)方面的设计需求。
22.参考图1a
‑
图1f。本公开提供了用于finfet的模块化功函数布置。图 1a示出了高速n型finfet 100
‑
1n的局部截面图；图1b示出了标准n型 finfet 100
‑
2n的局部截面图；图1c示出了低泄漏n型finfet 100
‑
3n的 局部截面图；图1d示出了高速p型finfet 100
‑
1p的局部截面图；图1e 示出了标准p型finfet 100
‑
2p的局部截面图。图1f示出了低泄漏p型 finfet 100
‑
3p的局部截面图。在n型finfet中，低泄漏n型finfet 100
‑
3n 具有最高阈值电压，高速n型finfet 100
‑
1n具有最低阈值电压，而标准n 型finfet 100
‑
n 2n的阈值电压落在中间。同样，在p型finfet中，低泄 漏p型finfet 100
‑
3p具有最高阈值电压，高速p型finfet 100
‑
1p具有最 低阈值电压，而标准p型finfet 100
‑
2p的阈值电压落在中间。
23.图1a
‑
图1f中所示的finfet共享一些类似的结构。例如，图1a
‑
图 1f所示的finfet中的每一个包括由衬底102形成的鳍结构104。鳍结构 104的基部被掩埋在隔离结构106中。鳍结构104的顶部在隔离结构106 上方升高。栅极电介质层108鳍结构设置在隔离结构106和鳍结构104的 顶部的表面上。金属填充层110包裹在鳍结构104的顶部上。鳍结构104 的顶部沿具有沿z方向的第一高度h1和沿y方向的第一宽度w1。图1a
‑ꢀ
图1f中的finfet的所有顶部共享相同的尺寸。
24.衬底102可以是硅(si)衬底。衬底102还可以包括绝缘层，例如氧 化硅层，以具有绝缘体上硅(soi)结构。取决于finfet的导电性，衬底 102可以具有不同的掺杂阱区。在高速n型finfet 100
‑
1n、标准n型finfet100
‑
2n和低泄漏n型finfet 100
‑
3n的情况下，衬底102可以包括在鳍结 构104下方的p型阱区域102p(或p阱102p)，如图1a图
‑
1c所示。在 高速p型finfet 100
‑
1p、标准p型finfet 100
‑
2p和低泄漏p型finfet100
‑
3p的情况下，衬底102可以包括在鳍结构104下方的n型阱区域102n (或n阱102n)，如图1d
‑
图1f所示。n型阱区102n可以包括诸如磷(p) 或砷(as)的n型掺杂剂的掺杂分布。p型阱区102p可以包括诸如硼(b) 的p型掺杂剂的掺杂轮廓。可以使用离子注入或热扩散来形成n型阱区 102n和p型阱区102p中的掺杂，并且可以将其视为衬底102的部分。使 用光刻工艺和蚀刻工艺的组合，从衬底102形成图1a
‑
图1f所示的鳍结构 104，并且与衬底102共享相同的成分。隔离结构106可以包括氧化硅、氧 氮化硅、掺杂氟的硅酸盐玻璃(fsg)、低k电介质、其组合和/或其他合 适的材料。
25.栅极介电层108可以包括界面层和高k介电层。如本文所使用和描述 的，高k介电层由具有高介电常数(例如，大于热氧化硅(～3.9)的介电 常数)的介电材料形成。界面层
可以包括氧化硅或硅酸铪。在一些实施例 中，高k电介质层可以包括氧化铪。在一些替代实施例中，高k电介质层 可以包括氧化钛、氧化锆铪、氧化钽，氧化硅铪、氧化锆、氧化硅锆、氧 化镧、氧化铝、氧化锆、氧化钇、钛酸锶、钡钛酸盐、锆酸钡、氧化铪镧、 氧化硅镧、氧化硅铝、氧化钽铪、氧化钛铪、钛酸锶钡(bst)、氮化硅、 氧氮化硅、其组合或其他合适的材料。金属填充层110可以包括铝(al)、 钨(w)、镍(ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、碳化 钽(tac)、氮化钽硅(tasin)、铜(cu)、其他难熔金属或其他合适的 金属材料或其组合。
26.除了阱区的类型之外，图1a
‑
图1c中的n型finfet也可以在源极/漏 极部件方面与图1d
‑
图1f中的p型finfet不同，图1a
‑
图1c中的每个n 型finfet包括n型源极/漏极部件120，并且图1d
‑
图1f中的每个p型 finfet包括p型源极/漏极部件130。在一些实施例中，n型源极/漏极部件 120包括掺杂有n型掺杂剂(例如砷(as)或磷(p))的外延生长的硅。 p型源极/漏极部件130包括掺杂有p型掺杂剂(例如，硼(b)或镓(ga)) 的外延生长的硅锗。n型源极/漏极部件120和p型源极/漏极部件130的掺 杂可以在其外延沉积的情况下原位进行，或者在注入的情况下进行原位掺 杂。在一些实施例中，n型源极/漏极部件120和p型源极/漏极部件130中 的每一个可以包括具有不同掺杂浓度的一个以上的层。注意，n型源极/漏 极部件120和p型源极/漏极部件130设置在与图1a
‑
图1f所示的沟道区域 不在同一平面上的源极/漏极区域上方。因此，在图1a
‑
图1f中用虚线示出 了n型源极/漏极部件120和p型源极/漏极部件130。沟道区中的鳍结构104 夹在图1a
‑
图1c中示出的n型finfet的两个n型源极/漏极部件120之间， 或者夹在图1d
‑
图1f中示出的p型finfet的两个p型源极/漏极部件130 之间。
27.图1a
‑
图1c所示的n型finfet具有不同的功函数堆叠件。高速n型 finfet 100
‑
1n包括第一功函数堆叠件10，标准n型finfet 100
‑
2n包括 第二功函数堆叠件12，低泄漏n型finfet 100
‑
3n包括第三功函数堆叠件 14。第一功函数堆叠件10、第二功函数堆叠件12和第三功函数堆叠件14 互不相同，并且分别设置在栅极介电层108和金属填充层110之间。第一 功函数堆叠件10包括n型功函数层112。在一些实施例中，n型功函数层 112可以包括钛铝(tial)，并且可以具有在约(埃)与约之间 的厚度。第二功函数堆叠件12包括第一p型功函数层114和在第一p型功 函数层114上方的n型功函数层112。在一些实施例中，第一p型功函数 层114可以包括氮化钛(tin)，并且可以具有约至约之间的厚度。 第三功函数堆叠件14包括第一p型功函数层114、设置在第一p型功函数 层114上方的第二p型功函数层116以及在第二p型功函数层116上方的 n型功函数层112。在一些实施例中，第二p型功函数层116可以包括氮化 钛(tin)，并且可以具有在约与约之间的厚度。第三功函数堆叠 件14的总厚度大于第二功函数堆叠件12的总厚度。第二功函数堆叠件12 的总厚度大于第一功函数堆叠件10的总厚度。
28.在第一函数堆叠件10、第二函数堆叠件12和第三功函数堆叠件14中， n型功函数层112在第一功函数堆叠件10中最靠近鳍结构104，并且在第 一功函数堆叠件10中最远离鳍结构104。结果，低泄漏n型finfet 100
‑
3n 的阈值电压大于标准n型finfet 100
‑
2n的阈值电压，标准n型finfet100
‑
2n大于高速n型finfet 100
‑
1n的阈值电压。高速n型finfet 100
‑
1n 的阈值电压相对较低，因此可以提高速度和驱动电流，因此得名。低泄漏 n型finfet 100
‑
3n的相对较高的阈值电压使其具有减少的泄漏和功耗，因 此得名。标准n型
图2a
‑
图2f所示的沟道构件204的垂直堆叠件。在示例实施方式中，外延 堆叠件可以包括多个硅锗层交错的多个硅层。在外延堆叠件形成为鳍状结 构之后，后续工艺可以选择性地去除硅锗层以释放硅层作为沟道构件。在 该示例实施方式中，沟道构件204包括硅。隔离结构106可以包括氧化硅、 氧氮化硅、掺杂氟的硅酸盐玻璃(fsg)、低k电介质、其组合和/或其他 合适的材料。
34.mbc栅极电介质层208可以包括界面层和高k电介质层。如本文所使 用和描述的，高k介电层由具有高介电常数(例如，大于热氧化硅(～3.9) 的介电常数)的介电材料形成。界面层可以包括氧化硅或硅酸铪。在一些 实施例中，高k电介质层可以包括氧化铪。在一些替代实施例中，高k电 介质层可以包括氧化钛、氧化锆铪、氧化钽、氧化硅、氧化锆、氧化锆铪、 氧化镧、氧化铝、氧化锆、氧化钇、钛酸锶、钡钛酸盐、锆酸钡、氧化镧 镧、氧化硅镧、氧化硅铝、氧化硅钽、氧化钛铪、钛酸锶钡(bst)、氮 化硅、氧氮化硅、其组合或其他合适的材料。如图2a
‑
图2f所示，mbc 栅极电介质层208围绕在每个沟道构件204周围并且通过界面层与每个沟 道构件204交面。mbc金属填充层210可以包括铝(al)、钨(w)、镍 (ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、碳化钽(tac)、 钽、氮化硅(tasin)、铜(cu)、其他难熔金属或其他合适的金属材料 或其组合。mbc金属填充层210还包裹在每个沟道构件204周围。
35.除了阱区的类型之外，图2a
‑
图2c中的n型mbc晶体管也可以在源 极/漏极部件方面与图2d
‑
图2f中的p型mbc晶体管不同。图2a
‑
图2c 中的每个n型mbc晶体管包括n型mbc源极/漏极部件220，并且图2d
‑ꢀ
图2f中的每个p型mbc晶体管包括p型mbc源极/漏极部件230。在一 些实施例中，n型mbc源极/漏极部件220包括掺杂有n型掺杂剂(例如砷 (as)或磷(p))的外延生长的硅。p型mbc源极/漏极部件230包括掺 杂有p型掺杂剂(例如，硼(b)或镓(ga))的外延生长的硅锗。n型 mbc源极/漏极部件220和p型mbc源极/漏极部件230的掺杂可以在其外 延沉积的情况下原位进行，或者在注入的情况下进行原位掺杂。在一些实 施例中，n型mbc源极/漏极部件220和p型mbc源极/漏极部件230中的 每一个可以包括具有不同掺杂浓度的一个以上的层。注意，n型mbc源极 /漏极部件220和p型mbc源极/漏极部件230从沟道构件的侧壁外延生长， 并且和衬底102的暴露出表面位于图2a
‑
图2f所示的沟道区域平面外的源 极/漏极区域上方。因此，在图2a
‑
图2f中以虚线示出了n型mbc源极/ 漏极部件220和p型mbc源极/漏极部件230。沟道区域中的沟道构件204 的垂直堆叠件夹在图2a
‑
图2c中的n型mbc晶体管的两个n型mbc源 极/漏极部件220之间，或者在图2d
‑
图2f中的p型mbc晶体管的两个p 型mbc源极/漏极部件230之间。
36.图2a
‑
图2c所示的n型mbc晶体管可以具有不同的功函数堆叠件。 高速n型mbc晶体管200
‑
1n包括第一mbc功函数堆叠件20，标准n型 mbc晶体管200
‑
2n包括第二mbc功函数堆叠件22，以及低泄漏n型mbc 晶体管200
‑
3n包括第三mbc功函数堆叠件24。第一mbc功函数堆叠件 20、第二mbc功函数堆叠件22和第三mbc功函数堆叠件24彼此不同， 并且分别设置在mbc栅极电介质之间层208和mbc金属填充层210。第 一mbc功函数堆叠件20包括包裹在沟道构件204上方和周围的n型mbc 功函数层212。在一些实施例中，n型mbc功函数层212可以包括钛铝 (tial)，并且可以具有约到约的厚度。第二mbc功函数堆叠件 22包括第一p型mbc功函数层214和在第一p型mbc功函数层214上方 的n型mbc功函数层212。在一些实施例中，第一p型mbc功函数层214 可以包括氮化钛(tin)，并且可以具有在约和约之
间的厚度。第三 mbc功函数堆叠件24包括第一p型mbc功函数层214、设置在第一p型 mbc功函数层214上方的第二p型mbc功函数层216以及在第二p型mbc功函数层216上方的n型mbc功函数层212。在一些实施例中，第 二p型mbc功函数层216可以包括氮化钛(tin)，并且可以具有在约与约之间的厚度。与第一功函数堆叠件10、第二功函数堆叠件12和第 三功函数堆叠件14不同，第一mbc功函数堆叠件20、第二mbc功函数 堆叠件22和第三mbc功函数堆叠件24围绕沟道构件204中的每一个。另 外，由于限制了沟道构件204之间的空间，因此注意，n型mbc功函数层 212、第一p型mbc功函数层214和第二p型mbc功函数层216比它们 各自的对应物薄。第三mbc功函数堆叠件24的总厚度大于第二mbc功 函数堆叠件22的总厚度。第二mbc功函数堆叠件22的总厚度大于第一 mbc功函数堆叠件20的总厚度。
37.在第一功函数堆叠件20、第二功函数堆叠件22和第三mbc功函数堆 叠件24中，n型mbc功函数层212最靠近第一mbc功函数堆叠件20中 的沟道构件204，并且最远离第三mbc功函数堆叠件24中的沟道构件204。 结果，低泄漏n型mbc晶体管200
‑
3n的阈值电压大于标准n型mbc晶 体管200
‑
2n的阈值电压，标准n型mbc晶体管200
‑
2n的阈值电压大于 高速n型mbc晶体管200
‑
1n的阈值电压。高速n型mbc晶体管200
‑
1n 的相对较低的阈值电压使其具有增加的速度和驱动电流，因此得名。低泄 漏n型mbc晶体管200
‑
3n的相对较高的阈值电压使其具有减小的泄漏和 消耗，因此得名。标准n型mbc晶体管200
‑
2n具有落在中间的阈值电压， 称为“标准”。
38.图2d
‑
图2f所示的p型mbc晶体管也具有不同的功函数堆叠件。高 速p型mbc晶体管200
‑
1p包括第三mbc功函数堆叠件24，标准p型mbc 晶体管200
‑
2p包括第二mbc功函数堆叠件22，以及低泄漏p型mbc晶 体管200
‑
3p包括第一mbc功函数堆叠件20。在第一功函数堆叠件20、第 二功函数堆叠件22和第三mbc功函数堆叠件24中，n型mbc功函数层 212最接近第一mbc功函数堆叠件20中的沟道构件204，且最远离第三 mbc功函数堆叠件24中的沟道构件204。结果，低泄漏p型mbc晶体管 200
‑
3p的阈值电压大于标准p型mbc晶体管300
‑
2p的阈值电压，标准p 型mbc晶体管200
‑
2p的阈值电压大于高速p型mbc晶体管200
‑
1p的阈 值电压。高速p型mbc晶体管200
‑
1p的相对较低的阈值电压使其具有增 加的速度和驱动电流，因此得名。低泄漏p型mbc晶体管300
‑
3p的相对 较高的阈值电压使其具有减小的泄漏和消耗，因此得名。标准p型mbc 晶体管200
‑
2p的阈值电压落在中间，称为“标准”。
39.注意，由于导电类型的改变，高速n型mbc晶体管200
‑
1n和低泄漏 p型mbc晶体管200
‑
3p共享相同的第一mbc功函数堆叠件20，标准n 型mbc晶体管200
‑
2n和标准p型mbc晶体管200
‑
2p共享相同的第二 mbc功函数堆叠件22，而低泄漏n型mbc晶体管200
‑
3n和高速p型mbc 晶体管200
‑
1p共享相同的第三mbc功函数堆叠件24。
40.根据本公开，图1a
‑
图1f中所示的finfet和图2a
‑
图2f中所示的 mbc晶体管可以在包括多个晶体管(例如6、7、8、9、10、11或12个晶 体管)的静态随机存取存储器(sram)单元中实施。作为示例，图3示 出了六晶体管(6t)sram单元300的电路图。sram单元300包括第一 和第二传输门晶体管(pg1)302和(pg2)304、第一和第二上拉晶体管 (pu1)306和(pu2)308、以及第一和第二下拉晶体管(pd1)310和(pd2) 312。第一传输门晶体管(pg1)302和第二传输门晶体管(pg2)304的栅 极电连接到字线(wl)，字线(wl)确定是否选择/激活了sram单元 300。在sram单元300中，由第一上拉晶体管(pu1)306、第二上拉晶 体管(pu2)308、第一下拉晶体管(pd1)310和第二下拉晶体管(pd2) 312形成存储器位(例如，锁存器或触发器)，以存
储数据的位。位的互 补值存储在第一存储节点314和第二存储节点316中。存储的位可以通过 位线(bl)和反相位线(blb)写入sram单元300或从sram单元300 读取。在这种布置中，bl和blb可以携带互补的位线信号。sram单元 300通过具有正电源电压(vdd)的电压总线供电，并且还连接到为地电位 (vss)的地电位总线。
41.sram单元300包括由第一上拉(pu1)晶体管306和第一下拉晶体 管(pdl)310形成的第一反相器318以及由第二上拉晶体管(pu2)308 和第二下拉晶体管(pd2)312形成的第二反相器320。第一反相器318和 第二反相器320耦接在正电源电压(vdd)和地电位(vss)之间。如图3 所示，第一反相器318和第二反相器320交叉耦接。也就是说，第一反相 器318具有耦接到第二反相器320的输出的输入。同样，第二反相器320 具有耦接到第一反相器318的输出的输入。第一反相器318的输出是第一 存储节点314。同样，第二反相器320的输出是第二存储节点316。在正常 操作模式下，第一存储节点314处于与第二存储节点316相反的逻辑状态。 通过采用两个交叉耦合的反相器，sram单元300可以使用锁存结构保存 数据，因此只要通过vdd供电就可以在不应用刷新周期的情况下不丢失存 储的数据。
42.参照图4，可以使用布局400来实现sram单元300。在一些实施例 中，第一上拉晶体管(pu1)306和第二上拉晶体管(pu2)308是形成在 n阱402n中的p型的晶体管；第一下拉晶体管(pd1)310和第一传输门 晶体管(pg1)302是形成在第一p阱402p1中的n型晶体管；第二下拉晶 体管pd2312和第二传输门晶体管pg2304是形成在第二p阱402p2中的 n型晶体管。n阱402n设置在第一p阱402p1与第二p阱402p2之间。
43.在一些实施例中，可以使用图1a
‑
图1f所示的n型和p型finfet来 实现布局400中的n型晶体管和p型晶体管。参照图5a，高速finfet sram 单元500
‑
1可以包括用作第一和第二上拉晶体管的高速p型finfet 100
‑
1p 和用作第一和第二下拉晶体管以及第一和第二传输门晶体管的高速n型 finfet 100
‑
1n。参照图5b，标准finfet sram单元500
‑
2可以包括用作 第一和第二上拉晶体管的标准p型finfet 100
‑
2p以及用作第一和第二上 拉晶体管以及第一和第二传输门晶体管的标准n型finfet 100
‑
2n。参照图 5c，低漏finfet sram单元500
‑
3可以包括用作第一和第二上拉晶体管的 低漏p型finfet 100
‑
3p以及用作第一和第二下拉晶体管以及第一和第二 传输门晶体管低漏n型finfet 100
‑
3n。
44.在一些替代实施例中，布局400中的n型晶体管和p型晶体管可以使 用图2a
‑
图2f所示的n型和p型mbc晶体管来实施。参照图6a，高速 mbc sram单元600
‑
1可以包括用作第一和第二上拉晶体管的高速p型 mbc晶体管200
‑
1p以及用作第一和第二下拉晶体管以及第一和第二传输 门晶体管的高速n型mbc晶体管200
‑
1n。参照图6b，标准mbc sram 单元600
‑
2可以包括用作第一和第二上拉晶体管的标准p型mbc晶体管 200
‑
2p以及用作第一和第二上拉晶体管以及第一和第二传输门晶体管的标 准n型mbc晶体管200
‑
2n。参照图6c，低泄漏mbc sram单元600
‑
3 可以包括用作第一和第二上拉晶体管的低泄漏p型mbc晶体管200
‑
3p以 及用作第一和第二下拉晶体管以及第一和第二传输门晶体管的低泄漏n型 mbc晶体管200
‑
3n。图5a
‑
图5c和图6a
‑
图6c所示的高速sram单元、 标准sram单元和低泄漏sram单元可以在存储器器件的不同部分中选择 性地实施，以实现改进的性能。
45.图7、图8、图9、图10、图11和图12分别示出了第一存储器器件 700、第二存储器器件800、第三存储器器件900、第四存储器器件1000、 第五存储器器件1100和第六存储器器件1200。这些存储器器件中的每一 个都包括sram阵列、字线驱动器(wl drv)、存储控制器
(mctrl) 和读取/写入块(r/w blk)。sram阵列可以包括布置在沿x方向延伸 的行和沿y方向延伸的列中的多个sram单元。在一些实施方式中，sram 阵列可以是矩形的。如以上关于图3中的sram单元300类似地描述， sram阵列中的每个sram单元耦接到字线(wl)、位线(bl)和反相 位线(blb)。sram阵列中的sram单元的每一行耦接到公共字线，并 且sram单元的每一列耦接到公共位线和公共反相位线。这样，可以通过 选择相应的字线和相应的位线对来寻址sram阵列中的每个sram单元。 在图7
‑
图12所示的实施例中，sram阵列通过来自sram单元的行的字 线耦接到字线驱动器，并且经由来自sram单元的列的位线和反相位线耦 接到读取/写入块。在所描绘的实施例中，字线驱动器沿sram阵列的一侧 设置，并且读取/写入块沿sram阵列的底侧设置。字线驱动器和读取/写 入块耦接到存储器控制器并由其控制。
46.现在参考图7，示出了第一存储器器件700。第一存储器器件700包括 第一sram阵列708、第一字线驱动器704、第一读取/写入块706和第一 存储器控制器702。来自第一sram阵列708的字线耦接到第一字线驱动 器704并由其寻址。来自第一sram阵列708的位线和反相位线耦接到第 一读取/写入块706并由其寻址。第一sram阵列708包括设置在第一sram阵列708的拐角处的第一拐角子阵列710和围绕第一拐角子阵列710 的第一l形子阵列712。诸如图5a所示的高速finfet sram单元500
‑
1 或图6a所示的高速mbc sram单元600
‑
1的高速sram单元，第一l 形子阵列712由图5c所示的sram单元500
‑
3或图6c所示的低泄漏mbcsram单元600
‑
3形成。第一存储器控制器702、第一字线驱动器704和第 一读取/写入块706由图1b所示的标准n型finfet 100
‑
2n、图1e所示的 标准p型finfet 100
‑
2p、图2b所示的标准n型mbc晶体管200
‑
2n或图 2e所示的标准p型mbc晶体管200
‑
2p形成。为了降低工艺复杂度，第一 存储器器件700中的所有晶体管都是全部finfet或全部mbc晶体管。
47.诸如第一sram阵列708的sram阵列可以具有各种存储器大小，诸 如128k、256k、512k或甚至更大的大小。根据经验，具有更多sram单 元的sram阵列可减小器件尺寸，因为它们可以减少外围电路(例如字形 驱动器、存储器控制器和读取/写入块)。但是，电阻性电压降会限制sram 阵列的尺寸。当sram阵列包括更多的sram单元并且变得更加集成时， 导线的尺寸减小并且导线的尺寸减小导致字线和位线中的电阻增大。参照 图7，第一sram阵列708具有沿x方向的阵列长度(al)和沿y方向 的阵列高度(ah)。来自第一字线驱动器704的每条字线围绕阵列长度(al) 延伸以寻址第一sram阵列708的每一行，并且来自第一读取/写入块706 的每条位线围绕阵列高度延伸(ah)来寻址第一sram阵列708的每一列。 例如，当第一sram阵列708是128k sram阵列时，第一sram阵列708 在每一行(沿x方向)可以包括512个sram单元，而在每列中的sram 单元(沿y方向)处可以包括256个sram单元。在该示例中，阵列长度 (al)可以在约150μm和约200μm之间，并且阵列高度(ah)可以在 约30μm和约50μm之间。当字线和位线从第一字线驱动器704和第一读 取/写入块706横穿第一sram阵列700时，可用于导通sram单元的电 压由于线电阻而继续下降。通过在第一拐角子阵列710中实现高速sram (例如图5a所示的高速finfet sram单元500
‑
1或图6a所示的高速 mbc sram单元600
‑
1)，相对较低的高速sram的阈值电压有助于补偿 由于距第一字线驱动器704以及第一读取/写入块706的距离而引起的电阻 性电压降。第一拐角子阵列710可以包括沿x方向的子阵列长度(sl)和 沿y方向的子阵列高度(sh)。在采用第一sram阵列708并且阵列长 度(al)大于阵列高度(ah)的实施例中，子阵列长度(sl)在阵列长 度(al)的约12.5％至约25％之间，并且子阵列高度(sh)约为阵列高 度(ah)的5％和10％，以补偿沿字线和位线
的电压降。当第一拐角子阵 列710太小时，它可能无法帮助受电阻性电压降影响的所有sram单元。 当第一拐角子阵列710太大时，降低的阈值电压不会被电压降抵消，并且 第一存储器器件700的性能可能变得不平衡。在一些实施例中，第一存储 器器件700适合于低泄漏应用，因为第一l形子阵列712占第一sram阵 列708的大部分。第一拐角子阵列710包括沿x方向远离第一字线驱动器 704并且沿y方向远离第一读取/写入块706的sram单元。
48.参考图8，其示出了第二存储器器件800。第二存储器器件800包括第 二sram阵列808、第二字线驱动器804、第二读取/写入块806和第二存 储控制器802。来自第二sram阵列808的字线耦接至第二字线驱动器804 并由其寻址。来自第二sram阵列808的位线和反相位线耦接至第二读取 /写入块806并由其寻址。第二sram阵列808包括设置在第二sram阵 列808的拐角处的第二拐角子阵列810和围绕第二拐角子阵列810的第二 l形子阵列812。在一些实施例中，第二拐角子阵列810由诸如图5a所示 的高速finfet sram单元500
‑
1或图6a所示的高速mbc sram单元 600
‑
1形成，第二l形子阵列812由图5c所示的低漏finfet sram单元 500
‑
3或图6c所示的低泄漏mbc sram 600
‑
3形成。第二字线驱动器804 包括高速区域814和低泄漏区域824。第二读取/写入块806包括高速块816 和低泄漏块826。高速区域814和高速块816包括图1a所示的高速n型 finfet 100
‑
1n、图1d所示的高速p型finfet 100
‑
1p、图2a所示的高速 n型mbc晶体管200
‑
1n或图2d所示的高速p型mbc晶体管200
‑
1p。低 泄漏区域824和低泄漏块826包括图1c所示的低泄漏n型finfet 100
‑
3n、 图1f所示的低泄漏p型finfet 100
‑
3p、图2c所示的低泄漏n型mbc晶 体管200
‑
3n或图2f所示的低泄漏p型mbc晶体管200
‑
3p。第二存储器 控制器802由图1b所示的标准n型finfet 100
‑
2n、图1e所示的标准p 型finfet 100
‑
2p、图2b所示的标准n型mbc晶体管200
‑
2n或图2e所 示的标准p型mbc晶体管200
‑
2p形成。第二角子阵列810由高速区域814 和高速块816寻址，而第二l形子阵列812由低泄漏区域824和低泄漏块 826寻址。在第二存储器器件800中，所有晶体管均为全部finfet或全部 mbc晶体管。
49.在一些实施例中，由于第二l形子阵列812占据了第二sram阵列808 的大部分，因此第二存储器器件800适用于低泄漏应用。类似于图7中的 第一拐角子阵列710，第二拐角子阵列810包括沿x方向远离第二字线驱 动器804并且沿y方向远离第二读取/写入块806的sram单元。如图8 所示，第二sram阵列808包括沿x方向的阵列长度(al)和沿y方向 的阵列高度(ah)，并且第二拐角子阵列810可以包括沿x方向的阵列长 度(sl)和沿y方向的子阵列高度(sh)。在采用第二sram阵列808 并且阵列长度(al)大于阵列高度(ah)的一些实施例中，子阵列长度 (sl)在阵列长度(al)的约12.5％至约25％之间，并且子阵列高度(sh) 约是阵列高度(ah)的5％和10％，以补偿沿字线和位线的电压降。第二 拐角子阵列810中的高速sram的相对较低的阈值电压有助于补偿由于距 第二字线驱动器804以及第二读取/写入块806的距离而引起的电阻性电压 降。高速区域814和高速块816还有助于补偿由于距离引起的电阻性电压 降。
50.参考图9，其示出了第三存储器器件900。第三存储器器件900包括第 三sram阵列908、第三字线驱动器904、第三读取/写入块906和第三存 储器。来自第三sram阵列908的字线耦接至第三字线驱动器904并由其 寻址。来自第三sram阵列908的位线和反相位线耦接至第三读取/写入块 906并由其寻址。第三sram阵列908包括第一带子阵列910和第二带子 阵列912，它们沿x方向彼此平行地在长度方向上延伸。第一带子阵列910 和第二带子阵列
912中的每个沿x方向延伸第三sram阵列908的整个宽 度。在一些实施例中，第一带子阵列910由诸如图5a所示的高速finfetsram单元500
‑
1或图6a所示的高速mbc sram单元600
‑
1的高速sram 单元形成。第二带子阵列912由图5c所示的低泄漏finfet sram单元500
‑
3或图6c所示的低泄漏mbc sram单元600
‑
3形成。第三存储器器 件900的第三字线驱动器904包括高速区域914和标准区域924。高速区 域914和第三读取/写入块906包括图1a中所示的高速n型finfet 100
‑
1n、 图1d中所示的高速p型finfet 100
‑
1p、图2a中所示的高速n型mbc晶 体管200
‑
1n或图2d所示的高速p型mbc晶体管200
‑
1p。第三存储器控 制器902和标准区域924由图1b所示的标准n型finfet 100
‑
2n、图1e 所示的标准p型finfet 100
‑
2p、图2b所示的标准p型mbc晶体管200
‑
2p 或图2e所示的标准p型mbc晶体管200
‑
2p形成。第一带子阵列910由高 速区域914和第三读取/写入块906寻址，而第二带子阵列912由标准区域 924和第三读取/写入块906寻址。第三存储器器件900中的所有晶体管是 全部finfet或全部mbc晶体管。
51.在一些实施例中，因为第二带子阵列912大于第一带子阵列910，所 以第三存储器器件900适合于低泄漏应用。第一带子阵列910包括沿y方 向远离第三读取/写入块906的sram单元。第一带子阵列910中的高速 sram的较低阈值电压有助于补偿由于距第三读取/写入块906的距离而引 起的电阻性电压降。如图9所示，第三sram阵列908包括沿y方向的高 度(ah)，第一带子阵列910可以包括沿y方向的高度(sh)。在采用 第三sram阵列908的一些实施例中，子阵列高度(sh)为阵列高度(ah) 的约5％和约10％，以补偿沿位线的电压降。高速区域914提供的增加的 驱动电流还有助于补偿由于距离引起的电阻性电压降。
52.参考图10，示出了第四存储器器件1000。第四存储器器件1000包括 第四sram阵列1008、第四字线驱动器1004、第四读取/写入块1006和第 四存储器。来自第四sram阵列1008的字线被耦接到第四字线驱动器1004 并由其寻址。来自第四sram阵列1008的位线和位线被耦接至第四读取/ 写入块1006并由其寻址。第四sram阵列1008包括第三带子阵列1010 和第四带子阵列1012，第三带子阵列1010和第四带子阵列1012沿y方向 彼此平行地在长度方向上延伸。第三带子阵列1010和第四带子阵列1012 中的每一个沿y方向延伸第四sram阵列1008的整个长度。在一些实施 例中，第三带子阵列1010由诸如图5a所示的高速finfet sram单元500
‑
1 或图6a所示的高速mbc sram单元600
‑
1形成。第二带子阵列912由图 5c所示的低泄漏finfet sram单元500
‑
3或图6c所示的低泄漏mbcsram单元600
‑
3形成。第四字线驱动器1004、第四存储器控制器1002、 第四带子阵列1012和第四读取/写入块1006由图1b所示的标准n型finfet 100
‑
2n、图1e所示的标准p型finfet 100
‑
2p、图2b所示的标准n型mbc 晶体管200
‑
2n或图2e所示的标准p型mbc晶体管200
‑
2p形成。为了降 低工艺复杂度，第四存储器器件1000中的所有晶体管或者是全部finfet 或者全部mbc晶体管。
53.在一些实施例中，因为第四带子阵列1012占第四sram阵列1008的 大部分，所以第四存储器器件1000适合于标准阈值电压应用。第三带子阵 列1010包括沿x方向远离第四字线驱动器1004的sram单元。第三带子 阵列1010中的高速sram的较低阈值电压有助于补偿由于距第四字线驱 动器1004的距离而引起的电阻性电压降。如图10所示，第四sram阵列 1008包括沿x方向的子阵列长度(al)，第三带子阵列1010可以包括沿 x方向的子阵列长度(sl)。在采用第四sram阵列1008的一些实施例 中，子阵列长度(sl)为阵列长度(al)的约12.5％和约25％，以补偿 沿字线的电压降。
54.参考图11，示出了第五存储器器件1100。第五存储器器件1100包括 第五sram阵列1108、第五字线驱动器1104、第五读取/写入块1106和第 五存储器。来自第五sram阵列1108的字线被耦接至第五字线驱动器1104 并由其寻址。来自第五sram阵列1108的位线和位线被耦接至第五读取/ 写入块1106并由其寻址。第五sram阵列1108包括第五带子阵列1110 和第六带子阵列1112，它们沿y方向彼此平行地在长度方向上延伸。第五 带子阵列1110和第六带子阵列1112中的每一个沿y方向延伸第五sram 阵列1108的整个长度。在一些实施例中，第五带子阵列1110由诸如图5a 所示的高速finfet sram单元500
‑
1或图6a所示的高速mbc sram单 元600
‑
1的高速sram单元形成。第六带子阵列1112由图5b所示的标准 finfet sram单元500
‑
2或图6b所示的标准mbc sram单元600
‑
2形成。 第五读取/写入块1106包括高速块1116和标准块1126。高速块1116和第 五字线驱动器1104包括图1a所示的高速n型finfet 100
‑
1n、图1d所示 的高速p型finfet 100
‑
1p、图2a所示的高速n型mbc晶体管200
‑
1n或 图2d所示的高速p型mbc晶体管200
‑
1p。标准块1126和第五存储器控 制器1102由图1b所示的标准n型finfet 100
‑
2n、图1e所示的标准p型 finfet 100
‑
2p、图2b所示的标准p型mbc晶体管200
‑
2p或图2e所示的 标准p型mbc晶体管200
‑
2p形成。为了降低工艺复杂度，第五存储器器 件1100中的所有晶体管是全部finfet或全部mbc晶体管。
55.在一些实施例中，第五存储器器件1100适合于标准阈值电压应用，因 为第六带子阵列1112占据了第五sram阵列1108的大部分。第五带子阵 列1110包括沿x方向远离第五字线驱动器1104的sram单元。第五带子 阵列1110中的高速sram的相对较低的阈值电压有助于补偿由于距第五 字线驱动器1104的距离而引起的电阻性电压降。如图11所示，第五sram 阵列1108包括沿x方向的子阵列长度(al)，并且第五带子阵列1110可 以包括沿x方向的子阵列长度(sl)。在采用第五sram阵列1108的一 些实施例中，子阵列长度(sl)为阵列长度(al)的约12.5％和约25％， 以补偿沿字线的电压降。
56.参考图12，示出了第六存储器器件1200。第六存储器器件1200包括 第六sram阵列1208、第六字线驱动器1204、第六读取/写入块1206和第 六存储器。来自第六sram阵列1208的字线被耦接到第六字线驱动器1204 并由其寻址。来自第六sram阵列1208的位线和位线被耦接至第六读取/ 写入块1206并由其寻址。第六sram阵列1208由诸如图5a所示的高速 finfet sram单元500
‑
1或图6a所示的高速mbc sram单元600
‑
1形成， 第六带子阵列1112由图5b所示的标准finfet sram单元500
‑
2或图6b 所示的标准mbc sram单元600
‑
2形成。第六字线驱动器1204、第六读 取/写入块1206和第六存储器控制器1202包括图1a所示的高速n型 finfet 100
‑
1n、图1d所示的高速p型finfet 100
‑
1p、图2a所示的高速 n型mbc晶体管200
‑
1n或者是图2d所示的高速p型mbc晶体管200
‑
1p 形成。为了降低工艺复杂度，第六存储器器件1200中的所有晶体管是全部 finfet或全部mbc晶体管。在一些实施例中，第六存储器器件1200适用 于高速应用，因为第六sram阵列1208由高速sram单元形成。
57.图7
‑
图12中所示的存储器器件的各种实施例可以在图13中所示的中 央处理单元(cpu)1300中使用。在所描绘的实施例中，cpu 1300是多核 心cpu，并且包括核心0、核心1、核心2和核心3。每个内核心都包括沉 积的存储器器件。如图13所示，核心0包括第一高速缓冲存储器1302， 核心1包括第二高速缓冲存储器1304，核心2包括第三高速缓冲存储器 1306，并且核心3包括第四高速缓冲存储器1308。高速缓冲存储器1302 用于高速应用，并且可以使用第六存储器器件1200来实现。第二高速缓冲 存储器1304和第三高速缓冲存储器
1306用于标准阈值电压应用，并且可 以使用第四存储器器件1000或第五存储器器件1100来实现。第四高速缓 冲存储器1308用于低泄漏应用，并且可以使用第一存储器器件700、第二 存储器器件800或第三存储器器件900来实现。如图13所示，cpu 1300 的核心0、核心1、核心2和核心3耦接到共享存储器器件1310。在一些 实施例中，共享存储器器件1310可以用第一存储器器件700(图7)、第 二存储器器件800(图8)或第三存储器器件900(图9)来实现。
58.本公开的实施例提供了益处。例如，可以将不同的功函数堆叠件应用 于类似的晶体管结构，以针对诸如高速应用、低泄漏应用或标准阈值应用 的不同应用实现不同的阈值电压。如本文所使用的，当晶体管结构都是具 有类似尺寸(例如，类似的鳍高度、鳍宽度、沟道构件厚度或沟道构件宽 度)的全部finfet或全部mbc晶体管时，它们是类似的。本公开的不同 功函数堆叠件还可以应用于字线驱动器、存储控制器、读取/写入块和sram 阵列中的晶体管，以实现平衡不同速度和低泄漏要求的不同sram存储器 器件。
59.本公开提供了许多不同的实施例。在一个实施例中，提供了一种sram 阵列。sram阵列包括：第一子阵列，其包括多个第一sram单元；以及 第二子阵列，其包括多个第二sram单元。多个第一sram单元中的每个 n型晶体管包括第一功函数堆叠件，并且多个第二sram单元中的每个n 型晶体管包括与第一功函数堆叠件不同的第二功函数堆叠件。
60.在一些实施例中，多个第一sram单元中的每个n型晶体管的阈值电 压小于多个第二sram单元中的每个n型晶体管的阈值电压。在一些实施 方式中，多个第一sram单元中的每个p型晶体管包括第二功函数堆叠件， 并且多个第二sram单元中的每个p型晶体管包括第一功函数堆叠件。在 一些实施例中，多个第一sram单元中的每个p型晶体管的阈值电压大于 多个第二sram单元中的每个p型晶体管的阈值电压。在一些实施例中， 第一功函数堆叠件包括钛铝层，第二功函数堆叠件包括至少一个氮化钛层 和设置在至少一个氮化钛层上方的钛铝层。在一些实施例中，第一子阵列 设置在sram阵列的拐角处，并且第二子阵列围绕第一子阵列。在一些实 施例中，sram阵列包括沿第一方向延伸的多个字线和沿垂直于第一方向 的第二方向延伸的多个位线。sram阵列具有沿第一方向的长度和沿第二 方向的宽度。在一些实施例中，第一子阵列与第二子阵列平行，并且第一 子阵列和第二子阵列均在sram阵列的整个长度上延伸。在一些实施方式 中，第一子阵列与第二子阵列平行，并且第一子阵列和第二子阵列均在 sram阵列的整个宽度上延伸。
61.在另一个实施例中，提供了一种存储器器件。存储器器件包括静态随 机存取存储器(sram)阵列，该静态随机存取存储器(sram)阵列包括 具有多个第一sram单元的第一子阵列，以及包括多个第二sram单元的 第二子阵列。多个第一sram单元中的每个n型晶体管包括第一功函数堆 叠件，多个第二sram单元中的每个n型晶体管包括与第一功函数堆叠件 不同的第二功函数堆叠件，每个p型晶体管在多个第一sram单元中包括 第二功函数堆叠件，多个第二sram单元中的每个p型晶体管包括第一功 函数堆叠件，并且第二功函数堆叠件的厚度大于第一功函数堆叠件的厚度。
62.在一些实施例中，第一功函数堆叠件包括钛铝层，第二功函数堆叠件 包括至少一个氮化钛层和设置在至少一个氮化钛层上方的钛铝层。在一些 实施例中，存储器器件可以进一步包括字线驱动器，该字线驱动器经由沿 第一方向延伸的多个字线耦接到多个第一sram单元和多个第二sram单 元；读取/写入块，经由沿垂直于第一方向的第二方向延伸的多个位线耦接 到多个第一sram单元和多个第二sram单元。字线驱动器和读取/写入 块中
的每个n型晶体管包括与第一功函数堆叠件或第二功函数堆叠件不同 的第三功函数堆叠件。在一些实施例中，第三功函数堆叠件比第二功函数 堆叠件薄并且比第一功函数堆叠件厚。在一些实施方式中，该存储器器件 可以进一步包括字线驱动器，该字线驱动器经由多个字线耦接到多个第一 sram单元和多个第二sram单元。字线驱动器包括高速区域和标准区域， 高速区域中的每个n型晶体管包括第一功函数堆叠件，并且标准区域中的 每个n型晶体管包括与第一功函数堆叠件或第二功函数堆叠件不同的第三 功函数堆叠件。
63.在一些实施方式中，存储器器件可以进一步包括读取/写入块，通过多 个位线耦接到多个第一sram单元和多个第二sram单元。读取/写入块 包括高速块和标准块，并且高速块中的每个n型晶体管包括第一功函数堆 叠件。标准块中的每个n型晶体管包括与第一功函数堆叠件或第二功函数 堆叠件不同的第三功函数堆叠件。
64.在又一个实施例中，提供了一种存储器器件。该存储器器件包括：静 态随机存取存储器(sram)阵列，其包括：第一子阵列，其包括多个第 一sram单元；以及第二子阵列，其包括多个第二sram单元；字线驱动 器，经由沿第一方向延伸的多个字线耦接到多个第一sram单元和多个第 二sram单元；以及读取/写入块，经由沿垂直于第一方向的第二方向延伸 的多个位线耦接到多个第一sram单元和多个第二sram单元。多个第一 sram单元中的每个n型晶体管包括第一功函数堆叠件，多个第二sram 单元中的每个n型晶体管包括与第一功函数堆叠件不同的第二功函数堆叠 件，每个p型晶体管在多个第一sram单元中包括第二功函数堆叠件，在 多个第二sram单元中的每个p型晶体管包括第一功函数堆叠件，多个第 一sram单元中的每个p型晶体管包括第二功函数堆叠件，多个第二sram 单元中的每个p型晶体管包括第一功函数堆叠件，第一功函数堆叠件包括 钛铝层，第二功函数堆叠件包括至少一个氮化钛层和设置在至少一个氮化 钛层上方的钛铝层。
65.在一些实施例中，字线驱动器包括第一部分和第二部分，多个字线包 括第一多个字线和第二多个字线，第一部分通过第一多个字线耦接到第一 子阵列，第二部分通过第二多个字线耦接到第二子阵列，第一部分中的每 个n型晶体管包括第一功函数堆叠件，第二部分中的每个n型晶体管包括 第二功函数堆叠件。在一些实施例中，读取/写入块包括第一块和第二块， 多个位线包括第一多个位线和第二多个位线，第一块经由第一多个位线耦 接到第一子阵列，第二块经由第二多个位线耦接到第二子阵列，第一块中 的每个n型晶体管包括第一功函数堆叠件，第二块中的每个n型晶体管包 括与第一功函数堆叠件或第二功函数堆叠件不同的第三功函数堆叠件。在 一些实施例中，第一子阵列比第二子阵列更远离字线驱动器设置。在一些 实施例中，第一子阵列比第二子阵列更远离读取/写入块设置。
66.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解 本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公 开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其 相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类 等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精 神和范围的情况下在本发明中进行各种改变、替换以及改变。