动态随机存取存储器芯片的制作方法

1.本发明系有关于动态存储器，特别有关于具有强化存取暨回复架构的动态存储器。


背景技术：

2.现有技术中，最广泛使用的动态随机存取存储器(dynamic random access memory，dram)单元(cell)包含一存取晶体管和一储存电容，其中存取晶体管的源极连接储存电容，而存取晶体管的汲极则连接一比特线。比特线耦接第一级感测放大器，而第一级感测放大器从动态随机存取存储器单元所读出(read out)的信号通过列开关(column switches)后，再传送至一第二级感测放大器，其中第二级感测放大器连接输入/输出线(也就是数据线)。dram在写入操作(write operation)期间，由输入/输出缓冲器所驱动的信号会被稳定在数据线，而输入/输出缓冲器驱动的信号会进一步通过第一级感测放大器后，再过存取晶体管写入至储存电容。存取晶体管进行激活模式(active mode，也就是对应述存取晶体管已开启稳定)后，存取晶体管可进行储存电容的读取操作(read operation)或储存电容的写入操作(write operation)。而在存取晶体管的非激活模式(inactive mode，也就是该存取晶体管已开启关闭)下，存取晶体管则可避免储存电容所储存的数据遗失。
3.在现有技术中，存取晶体管被设计具有一高的阈值电压，尽量将通过存取晶体管的漏电流最小化，但随之而来的缺点是当存取晶体管开启时，存取晶体管的性能降低。因此，连接存取晶体管的闸极的字节线必须被升压或连接至一高的电压vpp(通常来自一字节线驱动电路)以允许存取晶体管具有高驱动能力而将信号写入至该储存电容，其中电压vpp是通过该字节线驱动电路载入至字节线或存取晶体管的闸极。因为电压vpp是施加在存取晶体管的高压，所以存取晶体管的闸极的电介质材料(例如，一氧化层或一高电介常数材料)必须比应用至动态随机存取存储器的其他周边电路(例如命令解码器，位址解码器和其他输入/输出电路等)的闸极的电介质材料还要厚。因此，存取晶体管的设计面临不是只能维持高性能、就是只能维持高可靠性的挑战，且须在存取晶体管的可靠性和性能之间进行了艰难的权衡取舍。然而在现有技术中，存取晶体管的设计更专注于达成存取晶体管的高可靠性，却同时必须牺牲存取晶体管的性能。
4.关于前述既有的存取晶体管设计，存取晶体管必须具有高阈值电压以降低存取晶体管的漏电流(其中降低存取晶体管的漏电流有助于延长储存电容中所储存的电荷的保存时间(retention time))，具有厚的闸极电介质材料则可承受高的字节线电压(例如电压vpp)，以及牺牲该存取晶体管的性能。因此，通过存取晶体管对储存电容写入一高电位信号(也就是信号“one”，其中信号“one”通常对应如图1a所示的电压vccsa)将会花较长的时间达到或无法完全达到信号“one”所对应的电压vccsa。也就是说，将信号“one”所对应的电压vccsa完全写入至该储存电容所耗费的写入时间(write time)将较长。
5.另外，请再参照图1a，其中图1a是说明动态随机存取存储器单元最常用的设计的示意图，其中动态随机存取存储器单元包含存取晶体管11和储存电容12。存取晶体管11的
闸极耦接于字节线wl，感测放大器20通过比特线bl耦接于存取晶体管11，其中感测放大器20可由p型金氧半晶体管p1、p2和n型金氧半晶体管n1、n2所组成，且p型金氧半晶体管p1、p2和n型金氧半晶体管n1、pn2的耦接关系可参照图1a，在此不再赘述。动态随机存取存储器单元在写入操作(write operation)期间利用存取晶体管11作为一开关以控制电荷通过比特线bl储存至储存电容12，或是在读取操作(read operation)期间传送储存电容12所储存的电荷至比特线bl，其中多个动态随机存取存储器单元分别连接比特线bl。例如，感测放大器20在读出操作期间通过放大动态随机存取存储器单元传送至比特线bl的信号以闩锁信号“one”(其中信号“one”可例如为1.2v，信号“one”通常为感测放大器20所提供的电压vccsa)或信号“zero”(其中信号“zero”可例如为0v，信号“zero”通常为感测放大器20所提供的电压vss)，或者在写入操作期间，储送信号“one”或信号“zero”至感测放大器20，以储存正确的信号至动态随机存取存储器单元的储存电容12。
6.请参照图1b，图1b是说明动态随机存取存储器单元在存取(读取或写入)操作期间的相关信号的波形的示意图。例如，动态随机存取存储器单元在25nm制程的设计下，通常具有下列与动态随机存取存储器单元阵列的相关参数∶比特线bl上的信号“one”的电压为1.2v，字节线wl上的开启电压为2.7v(也就是电压vpp为2.7v)以及字节线wl上的等待(standby)电压约为-0.3v，该阈值电压介于0.7v和0.9v之间，存取晶体管11的闸极的电介质材料必须承受2.7v的电压强度，其中在老化应力(burn-in stress)的条件下，存取晶体管11的闸极的电介质材料更必须承受3.4v的电压强度以维持可接受的可靠性裕度(reliability margin)，以及必须采用厚的存取晶体管11的闸极的电介质材料，其中厚的存取晶体管11的闸极的电介质材料会牺牲存取晶体管11的性能。
7.如图1b所示，储存电容12在一开始是处于一等待模式(standby made)或非激活模式(也就是说此时存取晶体管11完全关闭)，且字节线wl上的电压为-0.3v(等待电压)。比特线bl和互补比特线blb上的电压被等化(equalized)在电压vccsa的一半(即0.6v)。当储存电容12要进入激活模式(也就是存取晶体管11以完全开启)时，字节线wl上的电压先从该等待电压(-0.3v)被提升至电压vpp(例如2.7v)，其中电压vpp大于电压vccsa(1.2v)和存取晶体管11的阈值电压vt(可为0.7v或0.8v)的总和，以在存取晶体管11的闸源极电压(例如2.7v-1.2v-0.8v＝0.7v)上提供足够大的驱动力。另外，因为存取晶体管11开启，所以比特线bl可耦接储存电容12。如图1b所示，在存取(读出或写入)操作期间，字节线wl上的电压持续维持在电压vpp，且在存取操作期间之后是伴随着一回复阶段(restore phase)，或者是预充电阶段(precharge phase)。在回复阶段，感测放大器20将根据储存电容12所储存的信号“one”或信号“zero”对储存电容12再充电。经过回复阶段，字节线wl上的电压将从电压vpp下拉至该等待电压(-0.3v)，导致存取晶体管11再次处于该非激活模式。
8.综上所述，电压vpp所造成的高压应力将使得存取晶体管11的闸极被设计成具有较厚的电介质材料，其中存取晶体管11的闸极的电介质材料比应用在动态随机存取存储器单元的周边电路中的晶体管的闸极的电介质材料还要厚，然而存取晶体管11的闸极所具有较厚的电介质材料将降低存取晶体管11的性能(例如存取晶体管11的短通道效应更严重，存取晶体管11的开启/关闭电流的比值更小，以及衡量存取晶体管11的开启/关闭的回应能力的摆幅斜率(swing slope)变差等)。另外，虽然阈值电压是比应用在动态随机存取存储器单元的周边电路中的晶体管的阈值电压还要高，但在等待模式或非激活模式期间，通过
存取晶体管11的漏电流仍然很大到可降低储存电容12中用于感测所需的储存电荷。尤其是在12nm或7nm的鳍式场效晶体管(fin field-effect transistor,finfet)制程技术中，当电压vccsa较低(例如0.6～0.8v)时，存取晶体管11在该等待模式或该非激活模式期间的漏电流会变得更严重。


技术实现要素：

9.因此，本发明提出具有强化存取暨回复架构的动态随机存取存储器。根据本发明的一方面，动态随机存取存储器包含产生第一电压的第一维持电压产生器，第一电压高于用于动态随机存取存储器中的一高电位信号或信号“one”的电压。动态随机存取存储器亦包含动态随机存取存储器单元，动态随机存取存储器单元包含存取晶体管与储存电容，其中在动态随机存取存储器单元关闭之前，第一维持电压产生器的第一电压储存于动态随机存取存储器单元中。
10.根据本发明的一方面，动态随机存取存储器更包含耦接至存取晶体管的闸极端的字节线，其中字节线被选择以在第一时段与第二时段开启存取晶体管，第二时段在第一时段之后，且在第二时段中，第一维持电压产生器的第一电压储存于动态随机存取存储器单元中。在第一时段中，动态随机存取存储器单元系为可存取的。动态随机存取存储器更包含感测放大器，感测放大器透过比特线电性耦接至动态随机存取存储器单元，其中第一维持电压产生器在第二时段中连接至感测放大器，且第一维持电压产生器的第一电压透过感测放大器与比特线提供给动态随机存取存储器单元。此外，电压源在第一时段中连接至感测放大器，且在第二时段中未连接至感测放大器，其中电压源的电压等于高电位信号的电压。
11.本发明的另一方面提供具有强化存取暨回复架构的动态随机存取存储器芯片。动态随机存取存储器芯片包含动态随机存取存储器单元与透过比特线电性耦接至动态随机存取存储器单元的感测放大器。动态随机存取存储器单元包含存取晶体管与电容。第一维持电压产生器及/或第二维持电压产生器选择性地耦接至感测放大器，其中第一维持电压产生器产生第一电压，该第一电压高于应用在该动态随机存取存储器中的高电位信号的电压，而第二电压低于应用在该动态随机存取存储器中低电位信号的电压。在动态随机存取存储器单元的存取晶体管关闭之前，第一电压或第二电压储存于动态随机存取存储器单元中。
12.根据本发明的一方面，动态随机存取存储器更包含耦接至存取晶体管的闸极端的字节线，其中字节线被选择以在第一时段与第二时段开启存取晶体管，第二时段在第一时段之后，且在第二时段中，第一电压或第二电压储存于动态随机存取存储器单元中。在第一时段中，动态随机存取存储器单元系为可存取的。第二维持电压产生器在第二时段中连接至感测放大器，且第二维持电压产生器的第二电压透过感测放大器与比特线提供给动态随机存取存储器单元。此外，电压源在第一时段中连接至感测放大器，且在第二时段中未连接至感测放大器，其中电压源的电压等于低电位信号的电压的电压。
13.本发明的一目的可为提供具有强化存取暨回复架构的动态随机存取存储器。根据本发明的一方面，动态随机存取存储器包含动态随机存取存储器单元与字节线，动态随机存取存储器单元具有存取晶体管与储存电容，字节线耦接至存取晶体管的闸极端。在字节线被选择以开启存取晶体管与字节线未被选择以关闭存取晶体管之间的时段中，第一电压
或第二电压储存于动态随机存取存储器单元中，其中第一电压高于用于动态随机存取存储器中的高电位信号的电压，且第二电压低于用于动态随机存取存储器中的低电位信号的电压。此外，根据本发明的一方面，动态随机存取存储器更包含电性耦接至动态随机存取存储器单元的感测放大器，其中产生第一电压的第一维持电压产生器与产生第二电压的第二维持电压产生器选择性地耦接至感测放大器。
14.本发明的一目的可为提供具有强化存取暨回复架构的动态随机存取存储器芯片。根据本发明的一方面，动态随机存取存储器芯片包含第一组动态随机存取存储器单元与第二组动态随机存取存储器单元，每一动态随机存取存储器单元包含存取晶体管与储存电容。动态随机存取存储器芯片亦包含第一字节线与第二字节线，第一字节线耦接第一组动态随机存取存储器单元中的每一动态随机存取存储器单元的存取晶体管的闸极端，第二字节线耦接第二组动态随机存取存储器单元中的每一动态随机存取存储器单元的存取晶体管的闸极端。在第一字节线被选择以开启第一组动态随机存取存储器单元中的每一动态随机存取存储器单元的存取晶体管与第一字节线未被选择以关闭第一组动态随机存取存储器单元中的每一动态随机存取存储器单元的存取晶体管之间的时段中，第一组动态随机存取存储器单元的每一动态随机存取存储器单元被施加第一电压或第二电压，其中第一电压高于用于动态随机存取存储器芯片中的高电位信号的电压位准，且第二电压低于用于动态随机存取存储器芯片中的低电位信号的电压。
15.根据本发明的另一方面，动态随机存取存储器芯片更包含电性耦接至第一组动态随机存取存储器单元的第一组感测放大器，其中第一电压或第二电压透过第一组感测放大器被提供给第一组动态随机存取存储器单元的每一动态随机存取存储器单元。此外，动态随机存取存储器芯片更包含电性耦接至第二组动态随机存取存储器单元的第二组感测放大器，且当第一字节线被选择时，第二字节线未被选择，第二组感测放大器耦接于第一电压源与第二电压源，第一电压源的电压等于高电位信号的电压，第二电压源的电压等于低电位信号的电压。
16.本发明的一目的可为提供具有较长保存(retention)时间或刷新(refresh)时间的动态随机存取存储器芯片。根据本发明的一方面，动态随机存取存储器芯片包含第一组动态随机存取存储器单元与电性耦接于第一组动态随机存取存储器单元的第一组感测放大器，其中在第一参考温度时的动态随机存取存储器芯片的保存时间相同或实质相同于在第二参考温度时的动态随机存取存储器芯片的保存时间，且相同或实质相同于在第三参考温度时的动态随机存取存储器芯片的保存时间，其中第一参考温度小于第二参考温度，且第二参考温度小于第三参考温度。
17.根据本发明的另一方面，动态随机存取存储器芯片包含第一组动态随机存取存储器单元与电性耦接于第一组动态随机存取存储器单元的第一组感测放大器，其中在第一参考温度时的动态随机存取存储器芯片的保存时间小于在第二参考温度时的动态随机存取存储器芯片的保存时间，在第二参考温度时的动态随机存取存储器芯片的保存时间小于在第三参考温度时的动态随机存取存储器芯片的保存时间，其中第一参考温度小于第二参考温度，且第二参考温度小于第三参考温度。
18.根据本发明的另一方面，动态随机存取存储器芯片包含第一组动态随机存取存储器单元与电性耦接于第一组动态随机存取存储器单元的第一组感测放大器，其中动态随机
存取存储器芯片的保存时间从第一参考温度、第二参考温度至第三参考温度逐渐变化，且动态随机存取存储器芯片的保存时间在第四参考温度与第五参考温度时相同或实质相同，其中第一参考温度小于第二参考温度，第二参考温度小于第三参考温度，第三参考温度等于或小于第四参考温度，第四参考温度小于第五参考温度。
19.根据本发明的另一方面，动态随机存取存储器芯片包含第一组动态随机存取存储器单元与电性耦接于第一组动态随机存取存储器单元的第一组感测放大器，其中动态随机存取存储器芯片的保存时间从第一参考温度、第二参考温度至第三参考温度逐渐变化，其中在第一参考温度、第二参考温度与第三参考温度时的动态随机存取存储器芯片的保存时间分别是在第一参考温度、第二参考温度与第三参考温度时的预定保存时间的至少2.2倍。
20.本发明的一目的可为提供具有强化存取暨回复架构的动态随机存取存储器芯片。根据本发明的另一方面，动态随机存取存储器芯片包含动态随机存取存储器单元与产生第一电压的第一维持电压产生器，动态随机存取存储器单元包含存取晶体管与储存电容，第一电压高于用于动态随机存取存储器芯片中的高电位信号的电压。在动态随机存取存储器单元的存取晶体管关闭之前，第一电压储存于动态随机存取存储器单元中，其中第一电压取决于动态随机存取存储器芯片的温度。
21.根据本发明的另一方面，动态随机存取存储器芯片包含动态随机存取存储器单元与产生第一电压的第一维持电压产生器，动态随机存取存储器单元包含存取晶体管与储存电容，第一电压高于用于动态随机存取存储器芯片中的高电位信号的电压。在动态随机存取存储器单元的存取晶体管关闭之前，第一电压耦接动态随机存取存储器单元，且动态随机存取存储器单元的储存电容的一电极耦接至预定电压，预定电压不小于用于动态随机存取存储器芯片中的高电位信号的电压的1/2倍。
22.本发明的一目的可为提供具有强化存取暨回复架构的动态随机存取存储器芯片。根据本发明的另一方面，动态随机存取存储器芯片包含动态随机存取存储器单元，动态随机存取存储器单元包含存取晶体管与储存电容。在动态随机存取存储器单元的存取晶体管关闭之前，第一电压耦接动态随机存取存储器单元，其中第一电压高于用于动态随机存取存储器芯片中的高电位信号的电压，动态随机存取存储器芯片外部的第一维持电压产生器提供第一电压。
23.在阅读以下对附图所示的较佳实施例的具体描述后，本发明的这些与其他目的对于本技术领域中具有通常知识者而言将是显而易见的。
附图说明
24.图1a系绘示动态随机存取存储器芯片的常用设计；
25.图1b系绘示在多数现有动态随机存取存储器的存取(读取或写入)操作期间相关的信号波形；
26.图2系绘示在根据本发明的实施例的动态随机存取存储器单元的存取(读取或写入)操作期间相关的信号波形；
27.图3a系绘示选择性耦接于高于电压vccsa的第一维持电压源的感测放大器的示意电路图；
28.图3b系绘示选择性耦接于低于电压vss的第二维持电压源的感测放大器的示意电
路图；
29.图4系绘示根据本发明的另一实施例的动态随机存取存储器单元的相关信号波形；
30.图5系绘示和预充电操作有关的本发明的一实施例的功能方块图；
31.图6系绘示根据本发明的用于预充电操作的感测放大器的操作；
32.图7a系绘示正温度系数(temperature coefficient；tc)电压产生器的示意电路图；及
33.图7b系绘示零温度系数电压产生器加上单元追踪电路的示意电路图。
34.附图标记说明
35.11:存取晶体管
36.12:储存电容
37.13,14,23,24:开关
38.20:感测放大器
39.30:预充电脉冲信号
40.41,42:感测放大器
41.bl,bl1,bl9:比特线
42.blb:比特线
43.n3,n4,n7,n8:n型金氧半晶体管
44.p1,p2,p5,p6:p型金氧半晶体管
45.sn1,sn9:储存节点
46.t0,t1,t2,t3:时间点
47.wl:字节线
具体实施方式
48.此处透过示例而非作为限制的方式，并搭配附图，提供所揭露的设备与方法的以下描述的实施例的详细描述。虽然详细说明与示出某些实施例，但应理解的是，仍可在不背离随附申请专利范围的范围的情况下进行各种变化与修改。本发明的范围并不限于构成元件的数量、材料、形状、相对配置等，且仅作为本发明的多个实施例的示例。
49.本发明揭露一种具有强化存取暨回复架构的动态随机存取存储器(dynamic random access memory，dram)，其中维持电压源在该动态随机存取存储器单元所包含的存取晶体管关闭之前，电连接该动态随机存取存储器单元所包含的储存电容，其中该维持电压源所提供的电压是高于动态随机存取存储器中的高电位信号(即信号“one”)电压值，或小于低电位信号(即信号“zero”)电压值。又于动态随机存取存储器进行其他特定操作时(例如进行自动预充电阶段(auto-precharge phase)，回复阶段(restore phase)，刷新阶段(refresh phase)，以及预充电阶段)，亦将使动态随机存取存储器单元中存取晶体管被开启，因此，在存取晶体管开启期间，该维持电压源将电连接至储存电容，所以即使在存取晶体管关闭后仍有漏电流通过存取晶体管，但储存电容所储存的电荷仍可比现有的动态随机存取存储器的架构维持更长的一段时间。
50.本发明的第一实施例∶
51.图2是说明第一实施例的动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图，其中动态随机存取存储器单元可参照图1a。如图2所示，该动态随机存取存储器在一开始是处于一等待模式(standby mode)或一非激活模式(inactive mode)，且字节线wl被偏压在一等待电压(-0.3v)以完全关闭存取晶体管11。在该第一实施例中，电压vccsa为1.2v，电压vss为0v，信号“one”(也就是一高电位信号)为1.2v，以及信号“zero”为0v(也就是一低电位信号，且等于地端所具有的电位)。另外，在该第一实施例中，比特线bl和比特线blb上的电压被均等在0.6v，也就是说比特线bl和比特线blb上的电压介于信号“one”(1.2v)和信号“zero”(0v)之间。
52.在一时间t0，字节线wl上的电压将从等待电压(-0.3v)提升至电压vpp(2.7v)以开启存取晶体管11，其中电压vpp(2.7v)是远大于电压vccsa(1.2v)和存取晶体管11的阈值电压vt(0.8v)的总和，也就是说电压vpp(2.7v)可为开启的存取晶体管11提供足够的驱动力以将信号“one”或信号“zero”传送到比特线bl和比特线blb。然后感测放大器20被启动以放大比特线bl和比特线blb上的信号直到比特线bl和比特线blb上的信号被发展到一定大小，其中感测放大器20可为一交叉耦合感测放大器。在时间t1之后一段时间，可执行读取操作(通过感测放大器20放大比特线bl和比特线blb上从动态随机存取存储器单元所读出的信号)，或该写入操作(外界写入信号“one”或信号“zero”至感测放大器20以储存正确的信号至动态随机存取存储器单元的储存电容12)。在存取操作期间中，一电压源通过开启一开关14(如图3a所示)电连接或耦接感测放大器20以耦接于储存电容12。该电压源可提供电压vccsa(也就是信号“one”或供电电压)，其中图3a是说明感测放大器20选择性地耦接于一第一维持电压源的示意图。如图3a所示，在该存取操作期间，通过关闭一开关13使感测放大器20不能接收一第一电压vccsa+m1。然而，除了读取操作和写入操作，其他动态随机存取存储器的操作也可在时间t1后执行，也就是说在时间t1到一时间t2之间，该动态随机存取存储器单元可以执行该存取操作，其中时间t1到时间t2之间的时间区间为一第一时间区间。
53.在时间t2后的该回复阶段，电压vpp持续从字节线wl载入至存取晶体管11的闸极的电介质材料以缩短该回复阶段的时间。在回复阶段，前述第一维持电压源电耦接于该动态随机存取存储器单元的储存电容12，其中该第一维持电压源可提供高于电压vccsa(1.2v)或信号“one”(1.2v)的第一电压vccsa+m1，该第一维持电压源可通过开启开关13(如图3a所示)电连接或耦接感测放大器20以耦接于储存电容12，且电压m1为一正电压以使第一电压vccsa+m1高于电压vccsa(1.2v)。另外，如图3a所示，在该回复阶段，通过关闭开关14使感测放大器20不能接收电压vccsa。另外，在本发明的一实施例中，电压m1可介于电压vccsa(1.2v)的1/3和电压vccsa(1.2v)的2/3之间，例如0.6v。另外，在本发明的另一实施例中，电压m1也可以是0.1v～0.8v之间的任一值，如0.1v,0.2v,0.3v或0.4v等。例如，当储存电容12最初是储存信号“one”(1.2v)时，在该回复阶段，第一电压vccsa+m1(1.2v+0.6v)是从该第一维持电压源通过感测放大器20和比特线bl传送并储存至储存电容12。也就是说如图2所示，在一时间t3关闭存取晶体管11前(其中当关闭存取晶体管11期间时，字节线wl上的电压将从电压vpp逐渐被下拉至字节线wl处于该等待模式的等待电压)，储存电容12可由该第一维持电压源提供第一电压vccsa+m1(也就是说在时间t3后完全关闭存取晶体管11前，储存电容12可储存第一电压vccsa+m1)，其中第一电压vccsa+m1高于信号“one”(也就是该高电位信号)，时间t2到时间t3之间的时间区间(也就是该回复阶段)为一第二时间区间，
且该第二时间区间在该第一时间区间后。因此，即使在关闭存取晶体管11后仍有漏电流通过存取晶体管11，但储存电容12所储存的电荷仍可比该现有的动态随机存取存储器的架构维持更长的一段时间。在本发明的一实施例中，在关闭存取晶体管11后或在该回复阶段后，该第一维持电压源可断开感测放大器20。另外，在关闭存取晶体管11后或在该回复阶段后，比特线bl和比特线blb可耦接于用以提供一电压vbl的一比特线电压源，所以比特线bl和比特线blb上的电压可在关闭存取晶体管11后或在该回复阶段后被重置于电压vbl(如图2所示)。
54.进一步，在本发明的另一实施例中，回复阶段中，另一个第二维持电压源被耦接于该动态随机存取存储器单元的储存电容12。该第二维持电压源可通过开启一开关23提供低于电压vss(0v)或信号“zero”(0v)的一第二电压vss-m2至感测放大器20(如图3b所示)，其中图3b是说明感测放大器20选择性地耦接于该第二维持电压源的示意图，电压m2为一正电压，且在该存取操作期间，另一电压源已先通过开启一开关24(如图3b所示)电连接或耦接感测放大器20以耦接于储存电容12。该另一电压源可提供电压vss(也就是信号“zero”或另一供电电压)。在本发明的一实施例中，电压m2可介于0.4v和0.8v之间，例如0.6v。另外，在本发明的另一实施例中，电压m2也可以是0.1v～0.8v之间的任一值，如0.1v,0.2v,0.3v或0.4v等。另外，当第二维持电压源在回复阶段耦接于感测放大器20时，开关24关闭以使感测放大器20不能接收电压vss。当储存电容12最初是储存信号“zero”时，在该回复阶段，第二电压vss-m2(-0.6v)是从该第二维持电压源通过感测放大器20和比特线bl传送并储存至储存电容12。也就是说如图2所示，在时间t3后完全关闭存取晶体管11前(其中当关闭存取晶体管11时，字节线wl上的电压将从电压vpp逐渐被下拉至字节线wl处于该等待模式的等待电压)，储存电容12可由第二维持电压源提供第二电压vss-m2(也就是说在时间t3关闭存取晶体管11前，储存电容12是储存第二电压vss-m2)，其中第二电压vss-m2低于信号“zero”(也就是该低电位信号)。在本发明的一实施例中，在关闭存取晶体管11后或在该回复阶段后，第二维持电压源可断开感测放大器20。
55.另外，在本发明的另一实施例中，在回复阶段，第一维持电压源和该第二维持电压源都耦接于该动态随机存取存储器单元的储存电容12。因此，在字节线wl上的电压从电压vpp被下拉至字节线wl处于该等待模式的等待电压之前，当储存电容12最初是储存信号“one”时，第一电压vccsa+m1(1.2v+0.6v)是从该第一维持电压源通过感测放大器20传送并储存至储存电容12；或当储存电容12最初是储存信号“zero”时，第二电压vss-m2(-0.6v)是从该第二维持电压源通过感测放大器20传送并储存至储存电容12。
56.本发明的第二实施例∶
57.为了减少漏电流以保持储存电容12所储存的电荷不会通过存取晶体管11被泄漏出，通常存取晶体管11被设计成具有非常高的阈值电压。当电压vccsa降至0.6v时，在该动态随机存取存储器的设计中，7奈米或5奈米工艺的tri-gate晶体管或鳍式场效晶体管将被应用至该动态随机存取存储器单元的周边电路，其中应用至该周边电路的晶体管的阈值电压将会对应地缩小，例如应用至该周边电路的晶体管的阈值电压被降至0.3v。然而在本发明的第二实施例中，存取晶体管11的阈值电压可根据上述减少漏电流的概念被有意地提高至0.5v-0.6v。因此，从储存电容12流出的漏电流可被大幅地减少至少3～4个数量级(如果用于衡量漏电流的s因数为68mv/数量级(decade)且存取晶体管11的阈值电压被提高至
0.6v，则从储存电容12流出的漏电流将比应用至该周边电路的tri-gate晶体管的漏电流低4个数量级；如果存取晶体管11的阈值电压提高至0.5v，则从储存电容12流出的漏电流将比应用至该周边电路的tri-gate晶体管的漏电流降低2～3个数量级)。因此，在本发明的第二实施例中，存取晶体管11的阈值电压将被提高到接近电压vccsa或至少超过0.6v的80％。另外，在本发明的第二实施例中，存取晶体管11(例如鳍式场效晶体管或tri-gate晶体管)的闸极的电介质材料的厚度仍然和应用至该周边电路的晶体管的闸极的电介质材料的厚度相同或几乎相同，所以存取晶体管11使用tri-gate结构的高性能的优点仍可被维持住。
58.图4是说明该第二实施例所公开的该动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图，其中在第二实施例中，信号“one”为0.6v以及信号“zero”为0v(也就是该地端所具有的电位)。在回复阶段，一第一维持电压源耦接于该动态随机存取存储器单元的储存电容12。该第一维持电压源可提供高于电压vccsa(0.6v)或信号“one”(0.6v)的一第一电压vccsa+k，其中该第一维持电压源可通过电连接或耦接感测放大器20以耦接储存电容12，且电压k为一正电压。在本发明的一实施例中，电压k可介于电压vccsa(0.6v)的1/3和电压vccsa(0.6v)的2/3之间，例如0.3v或0.4v。另外，在本发明的另一实施例中，电压k也可以是0.05v～0.4v之间的任一值，如0.05v,0.1v,0.2v,0.3v或0.4v等。因此，当储存电容12最初是储存信号“one”(0.6v)时，在该回复阶段，第一电压vccsa+k(0.6v+0.4v)是提供给储存电容12。也就是说如图4所示，在时间t3后完全关闭存取晶体管11前(其中当关闭存取晶体管11时，字节线wl上的电压将从电压vpp被下拉至字节线wl处于该等待模式的等待电压)，储存电容12可由第一维持电油压源提供第一电压vccsa+k，其中第一电压vccsa+k高于信号“one”(0.6v)。因此，当储存电容12最初是储存信号“one”(0.6v)时，在字节线wl上的电压被上拉至电压vpp后且在被下拉至该等待电压前，第一电压vccsa+k(1v)可被储存至储存电容12。另外，在本发明的一实施例中，在该回复阶段后，比特线bl和比特线blb可耦接于用以提供电压vbl的该比特线电压源，所以比特线bl和比特线blb上的电压在该回复阶段后将被重置于电压vbl(如图4所示)。另外，当储存电容12最初是储存信号“zero”时，在字节线wl上的电压将从电压vpp被下拉至字节线wl处于该等待模式的等待电压前，该第二维持电压源所提供的第二电压可被储存至储存电容12，其中该第二维持电压源所提供的第二电压是低于储存信号“zero”，例如-0.4v。另外，在本发明的另一实施例中，该第二电压也可以是-0.05v～-0.4v之间的任一值，如-0.05v,-0.1v,-0.2v,或-0.3v等。
59.本发明的第三实施例∶
60.图5是本发明的第三实施例所公开的用于预充电(precharge)操作的电路和功能框图的示意图，其中在该第三实施例中，电压vccsa为0.6v以及电压vss为0v(也就是该地端的电位)。在预充电操作中，所有在存储区5(sec 5)中连接被选择的字节线的动态随机存取存储器单元(之后称为第一动态随机存取存储器单元)将被预充电，以及在其他在存储区(例如sec4，sec6等)连接未被选择的字节线的动态随机存取存储器单元(之后称为第二动态随机存取存储器单元)将处于空闲状态(idle state)。
61.感测放大器41、42(耦接于该第一动态随机存取存储器单元)将根据一预充电脉冲信号30连接一第三维持电压源，其中该第三维持电压源可提供一第三电压vhsa(0.6v+k)，所以可以加速恢复该第一动态随机存取存储器单元在预充电阶段时的信号。第三电压vhsa
高于电压vccsa(0.6v)约几百毫伏(mv)，例如0.3v或0.4v。另外，在被选择的字节线关闭之前(也就是该第一动态随机存取存储器单元内的存取晶体管完全关闭之前)，第三电压vhsa(0.6v+0.4v)是高于随后要储存至该第一动态随机存取存储器单元内的储存电容的信号“one”。另一方面，第二动态随机存取存储器单元仍然接收电压vccsa。
62.另外，请参照图6，图6是说明耦接于该第一动态随机存取存储器单元的感测放大器在该预充电操作中的示意图，其中用于辅助说明图6的符号的说明如下∶
63.lslp∶连接该第一动态随机存取存储器单元的感测放大器中用于接收高电压的节点；
64.lsln∶连接该第一动态随机存取存储器单元的感测放大器中用于接收低电压的节点；
65.vpl∶电路板上的共同电压；
66.sn∶储存节点；
67.wl∶字节线；
68.bl∶比特线；
69.vsg1,2∶连接该第一动态随机存取存储器单元的感测放大器中的p型金氧半晶体管p1、p2的源闸极电压；
70.vgs3,4∶连接该第一动态随机存取存储器单元的感测放大器中的n型金氧半晶体管n3、n4的闸源极电压；
71.vsg5,6∶连接该第一动态随机存取存储器单元的感测放大器中的p型金氧半晶体管p5、p6的源闸极电压；
72.vgs7,8∶连接该第一动态随机存取存储器单元的感测放大器中的n型金氧半晶体管n7、n8的闸源极电压。
73.请参照图6，字节线wl100耦接多个储存节点，例如sn1与sn9。当信号“one”(0.6v)储存于储存节点sn1(储存节点sn1连接字节线wl100)时，在发出预充电指令且字节线wl100被选择后(也就是，字节线开启后)，感测放大器的节点lslp耦接第三电压vhsa(1.0v)，因此节点lslp的电压反冲从0.6v增为1.0v，且节点lsln维持0v。从而，感测放大器的p型金氧半晶体管p1关闭且源闸极电压vsg1＝0v。而且，感测放大器的p型金氧半晶体管p2开启且源闸极电压vsg2反冲从0.6v增为1.0v，1.0v的电压透过比特线bl1被完全充电至储存节点sn1。与此同时，感测放大器的晶体管n3开启且闸源极电压vgs3亦反冲从0.6v增为1.0v。此外，感测放大器的n型金氧半晶体管n4关闭且闸源极电压vgs4为0v。
74.当信号“zero”(0v)储存于储存节点sn9(储存节点sn9连接字节线wl100)时，在发出预充电指令且字节线wl100被选择后，感测放大器耦接第三电压vhsa(1.0v)，因此节点lslp的电压反冲从0.6v增为1.0v，且节点lsln维持0v。从而，感测放大器的p型金氧半晶体管p5开启且源闸极电压vsg5反冲从0.6v增为1.0v。而且，感测放大器的p型金氧半晶体管p6关闭且源闸极电压vsg2为0v。与此同时，感测放大器的n型金氧半晶体管n7关闭且闸源极电压vgs7为0v。此外，感测放大器的n型金氧半晶体管n8开启且闸源极电压vgs8反冲从0.6v增为1.0v，且0v的电压透过比特线bl9强力地回复至储存节点sn9。当然，如前所述，当储存电容中最初为信号“zero”，节点lsln可在预充电阶段耦接另一维持电压源vlsn(0v-k)。vlsn的电压低于信号“zero”的电压，且在此情况下vlsn的电压可为-0.4v。接着，在预充电阶
段，-0.4v透过比特线bl9强力地回复至储存节点sn9。
75.在另一实施例中，只要在耦接动态随机存取存储器单元的字节线关闭之前将第一维持电压源耦接至感测放大器(或动态随机存取存储器单元)，将第一维持电压源(其电压高于信号“one”的电压)耦接至感测放大器(或动态随机存取存储器单元)可应用于刷新操作或其他操作(例如具有自动预充电操作的读取/写入操作)。只要在耦接动态随机存取存储器单元的字节线关闭之前将第二维持电压源耦接至感测放大器(或动态随机存取存储器单元)，将第二维持电压源(其电压低于信号“zero”的电压)耦接至感测放大器(或动态随机存取存储器单元)亦可应用于刷新操作或其他操作。用于比特线或感测放大器的脉冲电压(不论是第一维持电压源或第二维持电压源)可以是动态随机存取存储器本身产生的，或由其他未包含于动态随机存取存储器中的外部电路产生。
[0076][0077]
1.ate温度＝环境温度＝产品应用温度＝空气温度
[0078]
2.jedec封装表面温度(case temperature；tc)＝环境温度+10℃(高温)
[0079]
3.jedec核心温度(junction temperature；tj)＝环境温度+20℃(高温)
[0080]
根据本发明，新的动态随机存取存储器结构中，储存于储存单元中的数据可具有较长的保存时间，可显着改善动态随机存取存储器的保存时间或刷新时间(tref)，且由于刷新时间延长，ac效能亦可提升。如上表所示，根据三标准差法则(3-sigma)，从传统的2gb ddr3规格的动态随机存取存储器(25奈米制程)(比特线或感测放大器电压未反冲)测得其在环境温度85℃、95℃、105℃、115℃与125℃时的平均tref系分别为106.0ms、83.5ms、65.7ms、51.8ms与40.8ms(数据列于上表中的第三列)。上表中，「根据三标准差法则得出的平均tref」的数值是将动态随机存取存储器单元的统计分布结果的平均tref当作参考值，且然后使用参考值减去三倍标准差(sigma)。
[0081]
另一方面，将本发明运用于1gb ddr3规格的动态随机存取存储器，当最初的电压vccsa(或对应于信号“one”的电压)为1.1v且比特线或感测放大器电压反冲至1.3v，根据三标准差法则得出在环境温度85℃、95℃、105℃、115℃与125℃时的平均tref系分别为124.9ms、98.3ms、77.4ms、61.0ms与48.0ms(测得的数据列于上表中的第四列)。更积极地，将本发明运用于4gb ddr3规格的动态随机存取存储器，当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.6v，预估根据三标准差法则得出在环境温度85℃、95℃、105℃、115℃与125℃时的平均tref会分别提升至164.4ms、129.5ms、101.9ms、80.3ms与63.2ms(数据列于上表中的第五列)。
[0082]
如前所示，根据三标准差法则得出的本发明的动态随机存取存储器芯片在封装表面温度85℃、95℃与105℃时的平均tref会分别增为158.8ms、124.9ms与98.3ms(或208.9ms、164.4ms与129.5ms)。相较于根据三标准差法则得出未运用本发明的动态随机存取存储器芯片的平均tref(在85℃、95℃与105℃时分别为135ms、106ms与83.5ms)，根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref可分别提升为136ms至210ms之间(85℃时)、107ms至165ms之间(95℃时)、以及84ms至130ms之间(105℃时)。即使在封装表面温度115℃(或125℃)(某些交通工具会在此温度下运作)，根据三标准差法则得出的动态随机存取存储器芯片的平均tref可提升至66ms至102ms之间(或52ms至81ms之间)。
[0083]
下列表格显示：
[0084]
(a)jedec标准所定义的在不同封装表面温度tc时的动态随机存取存储器保存时间或刷新时间(tref)规格(第三列，标示为「dram标准」)。在jedec标准中，当动态随机存取存储器温度增加摄氏10度(例如从85℃增为95℃，或从95℃增为105℃等)，保存时间将会减半(例如，当温度从85℃增为95℃，保存时间将会从64ms降为32ms；或者当温度从95℃增为105℃，保存时间将会从32ms降为16ms)；
[0085]
(b)运用本发明的1gb ddr3规格的动态随机存取存储器，在不同封装表面温度tc时的保存时间或刷新时间规格，当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.3v时(第四列，标示为「新的1gb ddr3(钰创)」)；
[0086]
(c)运用本发明的4gb ddr3规格的动态随机存取存储器，在不同封装表面温度tc时的保存时间或刷新时间规格，当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.6v时(第五列，标示为「4gb ddr3(钰创)」)；以及
[0087]
(d)其他供应商的动态随机存取存储器在不同封装表面温度tc时的保存时间或刷新时间规格(第六列，标示为「参考－其他供应商的dram」)。
[0088][0089]
在封装表面温度85℃时(显示于上表的第二栏)，本发明的动态随机存取存储器的保存时间或刷新时间规格可增为84ms(当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.3v时)或112ms(当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.6v时)，且本发明的动态随机存取存储器的保存时间或刷新时间规格不小于jedec标准的tref的1.3倍(或不小于jedec标准的tref的1.7倍)。
[0090]
此外，在封装表面温度95℃时(显示于上表的第三栏)，本发明的动态随机存取存储器的刷新时间规格可增为64ms(当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.3v时)或88ms(当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.6v时)，且本发明的动态随机存取存储器的刷新时间规格不小于jedec标准的tref的2倍(或不小于jedec标准的tref的2.7倍)。
[0091]
此外，在封装表面温度105℃时(显示于上表的第四栏)，本发明的动态随机存取存储器的刷新时间规格可增为48ms(当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.3v时)或72ms(当最初的电压vccsa为1.1v且比特线或感测放大器电压反冲至1.6v时)，且本发明的动态随机存取存储器的刷新时间规格不小于jedec标准的tref的3倍(或不小于jedec标准的tref的4.5倍)。
[0092]
即使在封装表面温度115℃(显示于上表的第五栏)(某些交通工具或汽车中的动态随机存取存储器会在此温度下运作)，本发明的动态随机存取存储器的刷新时间规格不小于参考用的其他供应商的动态随机存取存储器的tref的2倍(或3.5倍)。此外，在封装表面温度125℃(显示于上表的第六栏)，本发明的动态随机存取存储器的刷新时间规格不小于参考用的其他供应商的动态随机存取存储器的tref的3倍(或6倍)。因此，考虑到改良的比例，动态随机存取存储器的使用温度愈高，本发明可提供的规格tref的改善愈大。
[0093]
因此，相较于上表中的jedec标准或参考用的其他供应商的动态随机存取存储器，根据三标准差法则得出的本发明的平均tref(或规格tref)的值无论在何种封装表面温度都有很大的提升。在本发明中，在动态随机存取存储器单元的存取晶体管关闭之前(或在自动预充电操作、回复阶段、刷新阶段与预充电阶段期间)，第一电压(大于信号“one”的电压)提供给动态随机存取存储器单元，因此动态随机存取存储器芯片在第一参考温度时的保存时间规格可不小于动态随机存取存储器芯片在第二参考温度时的保存时间规格的1/2(或3/4)，其中第一参考温度大于第二参考温度，且第一参考温度与第二参考温度的差值系为摄氏10度。
[0094]
如前所示，根据三标准差法则得出的本发明的动态随机存取存储器芯片在85℃、
95℃与105℃时的平均tref会分别增为158.8ms、124.9ms与98.3ms(或208.9ms、164.4ms与129.5ms)。此外，jedec定义在85℃、95℃与105℃时的保存时间分别为64ms、32ms与16ms。从而，根据三标准差法则得出的本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的平均tref，分别大约是jedec定义在85℃、95℃与105℃时的保存时间的2.5倍、3.9倍与6.1倍(或3.3倍、5.1倍与8.1倍)。另一方面，根据三标准差法则得出的传统设计的动态随机存取存储器芯片的平均tref(在85℃、95℃与105℃时的平均tref分别为135ms、106ms与83.5ms)，分别大约是jedec定义在85℃、95℃与105℃时的保存时间的2.1倍、3.3倍与5.2倍。因此，在85℃时，根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref可提升为jedec定义的保存时间的2.2倍至3.3倍；在95℃时，根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref可提升为jedec定义的保存时间的3.4倍至5.2倍；在105℃时，根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref可提升为jedec定义的保存时间的5.3倍至8.2倍。
[0095]
换言的，本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的保存时间分别是jedec定义的在85℃、95℃与105℃时的保存时间的至少2.2倍。本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的保存时间可能分别是jedec定义的在85℃、95℃与105℃时的保存时间的2.11倍至3.3倍(例如2.4倍或3.2倍)。
[0096]
当第一维持电压源(第一电压vccsa+m1)或第二维持电压源(第二电压vss-m2)连接感测放大器20，第一电压vccsa+m1或第二电压vss-m2的值可能是随温度变化的(temperature dependent)[例如，温度愈高(例如室温或动态随机存取存储器的封装表面温度(tc)/核心温度(tj))，第一电压vccsa+m1的值愈高；或者，温度愈高，第二电压vss-m2的值愈低]。因此，依据对第一电压vccsa+m1或第二电压vss-m2的可变化的调整：
[0097]
(a)根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref在85℃～125℃范围内可为相同或实质相同的，例如在85℃～95℃、105℃～115℃或115℃～125℃范围内。例如，本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的保存时间可为实质相同的(例如约为130ms)。
[0098]
(b)根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref在85℃～125℃范围内可为逐渐增加的，例如在85℃～105℃范围内。例如，动态随机存取存储器芯片在85℃、95℃与105℃时的保存时间可从135ms、140ms逐渐增加为145ms(或从130ms、140ms逐渐增加为150ms)。斜率可不大于1ms/℃。
[0099]
(c)根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref在第一范围内可为逐渐变化的，例如在85℃～105℃范围内，且在第二范围内可为相同或实质相同的，例如在105℃～115℃或115℃～125℃范围内。例如，动态随机存取存储器芯片在85℃、95℃与105℃时的保存时间可从140ms、120ms逐渐降低为100ms。接着，动态随机存取存储器芯片在105℃与115℃时的保存时间可实质相同于100ms(或者，动态随机存取存储器芯片在115℃与125℃时的保存时间可实质相同于80ms)。
[0100]
(d)根据三标准差法则得出的本发明的动态随机存取存储器芯片的平均tref在第一范围内可为逐渐降低或逐渐增加的，但此刷新时间是jedec定义的第一范围的保存时间的至少数倍。例如，本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的刷新时间是逐渐减少的(例如，从158ms、125ms逐渐减少为98ms；或从208ms、164ms逐渐减少为
129ms)，然而，前述的本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的刷新时间分别是jedec定义的在85℃、95℃与105℃时的保存时间(例如分别为64ms、32ms、16ms)的至少2.2倍。在另一示例中，本发明的动态随机存取存储器芯片在85℃、95℃与105℃时的刷新时间分别是jedec定义的在85℃、95℃与105℃时的保存时间(例如分别为64ms、32ms、16ms)的2.11倍至3.3倍。例如是2.2倍、2.5倍、3倍、3.2倍等。
[0101]
如图7a所示，可藉由正温度系数电压产生器(positive temperature coefficient(tc)voltage generator)来实现随温度变化的第一电压vccsa+m1，正温度系数电压产生器包含带差参考电路(bandgap reference voltage circuit)、正温度系数电流镜(positive tc current mirror)与ldo电路(ldo circuit)。当温度愈高，产生的第三电压vhsa(可对应于第一电压vccsa+m1)将会按比例增加，其中第三电压vhsa＝(r4/r1)
×
vt ln x。第一维持电压源(第一电压vccsa+m1)可以在动态随机存取存储器芯片外部或可实现于动态随机存取存储器芯片内，第一电压vccsa+m1系为随温度变化的。
[0102]
此外，如图7b所示，可藉由零温度系数电压产生器(zero temperature coefficient(tc)voltage generator)加上单元追踪电路(cell tracking circuit)来实现随温度变化的第一电压vccsa+m1。零温度系数电压产生器包含带差参考电路电路、负温度系数电流镜(negative tc current mirror)、正温度系数电流镜与ldo电路。单元追踪电路系为晶体管，且被施加vss(或字节线关闭电压)，以产生通过单元追踪电路的ioff1电流，且ioff1电流具有正温度系数。从而，当温度愈高，产生的第三电压vhsa(可对应于第一电压vccsa+m1)将会按比例增加。
[0103]
此外，请参照图3a，当晶体管11开启时，vccsa电压源最初未连接感测放大器，且第一维持电压源(第一电压vccsa+m1)连接感测放大器20，第一电压vccsa+m1将会耦接电容12且电容12的电压差可为第一电压vccsa+m1减去电压vp1。电压vp1的数值通常设定为电压vccsa的1/2，所以电容12的电压差可以更大，且此更大的电压差有时会降低或影响电容12的可靠度。从而，在本发明的另一实施例中，当第一维持电压源(第一电压vccsa+m1)连接感测放大器20时，耦接电容12的另一电极的电压vp1可被提升(例如第一电压vccsa+m1的1/2，或高于1/2的电压vccsa的其他电压)，或者耦接电容12的另一电极的电压vp1在所有时间皆提升为第一电压vccsa+m1的1/2或其他电压，以使电容12的电压差可以维持在合适的范围内。电容12的电压差可大于、等于或小于电压vccsa的1/2，只要电容12可维持这样的电压差。
[0104]
例如，当图7a或图7b产生的第三电压vhsa(可对应于第一电压vccsa+m1)施加于电容12，施加于电容12的另一电极的电压值vp1可以设定为第三电压vhsa的1/2，以使电容12的电压差可维持于第三电压vhsa的1/2。
[0105]
综上所述，本发明揭露具有强化存取暨回复架构的动态随机存取存储器。在动态随机存取存储器单元的存取晶体管关闭(或者耦接至动态随机存取存储器单元的字节线关闭)之前，高于信号“one”的电压的第一维持电压可回复或储存于动态随机存取存储器单元中。而且，在动态随机存取存储器单元的存取晶体管关闭(或者耦接至动态随机存取存储器单元的字节线关闭)之前，低于信号“zero”的电压的第二维持电压可回复或储存于动态随机存取存储器单元中。从而，在存取晶体管关闭之后，即使有漏电流通过存取晶体管，储存电容所储存的电荷仍可比传统的动态随机存取存储器结构维持更长的时间。
[0106]
虽然已搭配多个实施例描述本发明，应理解的是，本发明不限于所揭露的实施例，相反地，本发明涵盖落在随附权利要求的精神与范围中的各种变形与等效配置。