半导体装置及连续读出方法与流程

1.本发明涉及一种半导体装置及连续读出方法，尤其涉及与非(nand)型闪速存储器的读出方法。


背景技术：

2.在nand型闪速存储器中，搭载有响应来自外部命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页缓冲器(page buffer)/读出电路例如包括两个锁存器，在进行连续读出动作时，在其中一个锁存器中保持自阵列读出的数据期间，能够输出另一个锁存器中所保持的数据。日本专利6744950号公开了一种实现连续读出的进一步高速化的连续读出方法。


技术实现要素：

3.在图1中示出搭载了在芯片上(on chip)的错误检测纠正(error checking and correction，ecc)功能的nand型闪速存储器的概略结构。闪速存储器包括：包含nand串(string)的存储单元阵列(memory cell array)10、页缓冲器/读出电路20、数据传送电路30、数据传送电路32、错误检测纠正电路(以下称为ecc电路)40、以及输入输出电路50。页缓冲器/读出电路20包括保持读出数据或输入数据的两个锁存器(latch)l1、l2(一个锁存器例如4kb)，锁存器l1、锁存器l2分别包括高速缓存(cache)c0及高速缓存c1(一个高速缓存例如2kb)。数据传送电路30、数据传送电路32能够在页缓冲器/读出电路20与ecc电路及输入输出电路50之间进行高速缓存单元的双向的数据传送。
4.在图2中示出日本专利6744950号所公开的进行多页的连续读出时的时序图。将从存储单元阵列10读出的页p0的数据保持于锁存器l1的高速缓存c0、高速缓存c1(p0c0，p0c1)，接着，将保持于锁存器l1中的页p0的数据传送至锁存器l2的高速缓存c0、高速缓存c1，高速缓存c0、高速缓存c1的数据由ecc电路40进行ecc解码，在检测出错误的情况下，对锁存器l2的高速缓存c0、高速缓存c1的数据进行纠正。
5.将下一页p1的数据读出至锁存器l1的高速缓存c0、高速缓存c1，在此期间，通过输入输出电路50而与外部时钟信号exclk同步地输出锁存器l2的高速缓存c0的数据。接着，与外部时钟信号exclk同步地从输入输出电路50输出锁存器l2的高速缓存c1的数据，在此期间，将锁存器l1的第一高速缓存c0的页p1的数据传送至锁存器l2，且由ecc电路40执行ecc处理。接着，将锁存器l1的高速缓存c1的数据传送至锁存器l2，在从输入输出电路50输出锁存器l2的高速缓存c0的数据的期间，对锁存器l2的高速缓存c1的数据进行ecc处理，继而，在从输入输出电路50输出锁存器l2的高速缓存c1的数据的期间，将下一页p2的数据读出至锁存器l1的高速缓存c0、高速缓存c1，且将高速缓存c0的数据传送至锁存器l2，并进行ecc处理。
6.图3(a)是nand型闪速存储器的通常的页读出的动作流程。当开始读出动作时，首先，在进行位线的预充电之前将锁存器l1重置(s10)。锁存器l1的重置用于准确地接收来自
读出节点的电荷。接着，开始位线的预充电(s12)。位线的预充电是通过从钳位用晶体管供给电压来进行。向钳位用晶体管的栅极施加vclmp1+vth(vth是晶体管的阈值)，向位线供给电压vclmp1。钳位用晶体管在预充电时间t
pr
的期间中接通，之后断开(s14)。在位线的预充电后，为了感测选择存储单元，进行nand串的放电(s16)，之后，将读出节点的电荷传送至锁存器l1(s18)。
7.日本专利6744950号中，为了使外部时钟信号exclk的频率最大化来实现高速读出，而将阵列的读出开始时机并非变更为从锁存器l1向锁存器l2的数据传送的结束时，而是变更为比此更早的将锁存器l1的高速缓存c0的数据传送至锁存器l2的时间点。但是，若提早阵列的读出开始时机，则有无法充分地确保用于将锁存器l1重置的时间之虞。因此，本发明人在先前的申请(日本专利特愿2020-074503号)中公开了一种在位线的预充电后将锁存器l1重置的方法。将所述动作流程示于图3(b)。开始位线的预充电(s20)，等待预充电时间t
pr
后完成预充电(s22)。之后，将锁存器l1重置(s24)，将nand串放电(s26)，并将读出节点的电荷传送至锁存器l1(s28)。
8.在连续读出中，若外部时钟信号exclk的频率小于下限值，则预充电时间t
pr
比所决定的时间长，位线的预充电电压比所设计的最佳电平高，从而有产生读出数据的误判定之虞。
9.图4的(a)是以高速频率进行连续读出时的时序图，图4的(b)是以低速频率进行连续读出时的时序图。在图中，“precharge(预充电)”表示对选择位线gbl(例如偶数位线)的预充电，“l1 set l”表示锁存器l1的初始化，“discharge(放电)”表示将源极线侧选择晶体管导通而将nand串连接于源极线、向选择存储单元施加读出电压、向非选择存储单元施加读出通过电压的顺序，“sns to l1”表示将读出节点的电荷传送至锁存器l1。t
pr_normal
是通常的读出时或高速频率的连续读出时的预充电时间，t
pr_add
是低速频率的连续读出时的超过的预充电时间，top是工作时间。
10.在图5的(a)中示出预充电电压的波形。纵轴是电压，横轴是时间。如图5的(a)所示，在向位线供给电压vclmp1的情况下，为了使位线的预充电电压饱和并成为一定，需要某种程度的长时间。其原因在于：相对于位线的电容，从钳位用晶体管供给至位线的电流量小。因此，位线的预充电电压通过规定预充电时间来设定其电平。
11.图5的(b)是图5的(a)的a部的放大图。在通常的预充电时间t
pr_normal
结束时的预充电电压为v
pr_normal
，预充电电压v
pr_normal
是预先设计的最佳的电压。另一方面，在如图4的(b)所示那样以低速频率进行读出的情况下，预充电时间t
pr_normal
+t
pr_add
比通常的预充电时间t
pr_normal
长，此时的预充电电压为v
pr_add
，成为t
pr_normal
＜v
pr_add
。若预充电电压v
pr_add
比最佳的预充电电压v
pr_normal
大必要以上，则在nand串的放电中，即便选择存储单元导通，位线的电位也不会充分地下降，在读出节点保持比假定大的电荷，从而有在锁存器l1中误判定读出数据之虞。
12.位线的预充电时间t
pr_normal
的超过或延长除了所述连续读出以外，也可能在如图3(a)所示那样的通常的页读出中发生。例如，在闪速存储器的动作分析中测定位线的预充电电压时，若暂时停止读出顺序，则钳位用晶体管的接通状态持续，其结果，位线的预充电电压上升。于是，所测定的预充电电压与实际的预充电电压之间会产生差，从而无法进行准确的动作分析。
13.本发明的目的在于解决此种现有的问题，提供一种抑制由预充电时间的增加引起的预充电电压的变动的半导体装置及连续读出方法。
14.本发明的nand型闪速存储器的连续读出方法包括以下步骤：向与位线连接的晶体管的栅极施加第一电压，经由所述晶体管向位线供给电压而开始位线的预充电；以及在由施加第一电压引起的预充电时间经过了一定时间时，向晶体管的栅极施加比第一电压低的第二电压。
15.在本发明的一实施例中，第二电压为使预充电至位线的电压限制在一定范围的电压电平。在本发明的一实施例中，第二电压为使被预充电的位线不会成为浮动状态的电压电平。在本发明的一实施例中，一定时间是比预充电时间短的时间，预充电时间通过第一电压的供给来生成位线中所设计的最佳预充电电压。在本发明的一实施例中，施加第二电压的步骤在接收读出节点的电荷的锁存电路无法进行初始化时施加第二电压。在本发明的一实施例中，施加第二电压的步骤持续至能够进行锁存电路的初始化为止。在本发明的一实施例中，一定时间是基于判定是否能够进行锁存电路的初始化所需要的时间来决定。在本发明的一实施例中，连续读出方法还包括在位线的预充电后将锁存电路初始化的步骤。在本发明的一实施例中，各步骤是在页的连续读出中实施。在本发明的一实施例中，页的连续读出包括：将从存储单元阵列的选择页读出的数据保持于锁存电路中，将保持于锁存电路中的数据传送至其他锁存电路之后，将从下一选择页读出的数据保持于锁存电路中；与外部时钟信号同步地将保持于其他锁存电路中的数据连续地输出至外部；以及对保持于其他锁存电路中的数据进行错误检测与纠正。
16.本发明的半导体装置，包括：nand型的存储单元阵列；读出部件，从存储单元阵列的选择页读出数据；以及输出部件，将由读出部件读出的数据输出至外部，读出部件包括经由位线连接于存储单元阵列的页缓冲器/读出电路，页缓冲器/读出电路包括用于向位线供给预充电电压的晶体管，页缓冲器/读出电路在进行位线的预充电时，向晶体管的栅极施加第一电压而开始预充电，在预充电时间经过了一定时间时，向晶体管的栅极施加比第一电压低的第二电压。
17.在本发明的一实施例中，第二电压为使位线的被预充电的电压限制在一定范围的电压电平。在本发明的一实施例中，第二电压为使被预充电的位线不会成为浮动状态的电压电平。在本发明的一实施例中，一定时间是比预充电时间短的时间，预充电时间通过第一电压的供给来生成位线中所设计的最佳预充电电压。在本发明的一实施例中，页缓冲器/读出电路在接收读出节点的电荷的锁存电路无法进行初始化时施加第二电压，第二电压的施加持续至能够进行锁存电路的初始化为止。在本发明的一实施例中，一定时间是基于判定是否能够进行锁存电路的初始化所需要的时间来决定。在本发明的一实施例中，读出部件还在位线的预充电后将锁存电路初始化。在本发明的一实施例中，读出部件进行页的连续读出。在本发明的一实施例中，页缓冲器/读出电路还包括接收锁存电路中所保持的数据的其他锁存电路，读出部件在进行连续读出时，在输出其他锁存电路的数据的期间，使锁存电路保持从存储单元阵列的下一选择页读出的数据。在本发明的一实施例中，半导体装置还包括进行数据的错误检测与纠正的ecc电路，读出部件在进行连续读出时，在保持于其他锁存电路的第一部分中的数据由ecc电路进行ecc处理的期间，输出其他锁存电路的第二部分中所保持的经ecc处理的数据。
18.根据本发明，由于在位线的预充电时间经过了一定时间的情况下，使得向位线供给电压的晶体管的栅极电压降低，因此即便预充电时间变长，也可将位线的预充电电压限制在一定范围内，可防止读出数据的误判定。
附图说明
19.图1是表示现有的nand型闪速存储器的概略结构图；
20.图2是在以往的nand型闪速存储器中进行页的连续读出时的时序图；
21.图3(a)、图3(b)是说明现有的nand型闪速存储器的读出动作的流程；
22.图4的(a)是以高速频率进行连续读出时的时序图，图4的(b)是以低速频率进行连续读出时的时序图；
23.图5的(a)、图5的(b)是预充电电压的转变波形的例示；
24.图6是表示本发明的实施例的nand型闪速存储器的结构的框图；
25.图7是表示本发明的实施例的闪速存储器的位线选择电路的结构的图；
26.图8是表示本发明的实施例的闪速存储器的页缓冲器/读出电路的结构的图；
27.图9是说明本发明的实施例的位线的预充电动作的流程；
28.图10是基于本发明的实施例的预充电电压的转变波形；
29.图11是表示本发明的实施例的闪速存储器中的锁存电路的重置动作的时序图。
30.符号的说明
31.10、110：存储单元阵列
32.20、170：页缓冲器/读出电路
33.30、32：数据传送电路
34.40、130：错误检测纠正电路(ecc电路)
35.50：输入输出电路
36.100：闪速存储器
37.120：输入输出电路
38.140：地址寄存器
39.150：控制器
40.160：字线选择电路
41.180：列选择电路
42.190：内部电压产生电路
43.200：位线选择电路
44.210：判定电路
45.ax：行地址信息
46.ay：列地址信息
47.blcd1、blcd2、blclamp、blcn、blpre、blse、blso、cache、dtg、eq、reg、reset2、vg、yble、yblo：晶体管
48.bls、slr1、slr2、sls1、sls2、sns、tobl：节点
49.c0、c1：高速缓存
50.dl、/dl：数据线
51.exclk：外部时钟信号
52.gbl：选择位线
53.gble：偶数位线
54.gblo：奇数位线
55.gnd：接地电平
56.l1、l2：锁存器
57.lat1：锁存使能信号
58.p0、p1、p2：页
59.s10、s12、s14、s16、s18、s20、s22、s24、s26、s28、s100、s110、s120、s130、s140、s150、s170：步骤
60.sa：差动读出放大器
61.sl：源极线
62.t
pr
、t
pr_add
、t
pr_normal
：预充电时间
63.t1、t2、t3、t4、t5、t6、t7：时刻
64.v1、v2：电压供给节点
65.vclmp1：钳位电压(电压)
66.vclmp1+vth：第一电压(电压)
67.vclmp1+vth-α：第二电压
68.vclmp2：读出电压
69.vdd：供给电压
70.vers：擦除电压
71.virpwr：虚拟电源
72.vpass：通过电压(电压)
73.vpgm：编程电压(写入电压)
74.vread：读出通过电压
[0075]vpr_add
、v
pr_normal
：预充电电压
具体实施方式
[0076]
接着，参照附图对本发明的实施方式进行详细说明。
[0077]
图6是表示本发明的实施例的nand型闪速存储器的结构的图。本实施例的闪速存储器100包括以下构件而构成：存储单元阵列110，呈矩阵状地排列多个存储单元；输入输出电路120，连接于外部输入输出端子，且响应外部时钟信号exclk，并将读出数据输出至外部，或导入从外部输入的数据；ecc电路130，进行应编程的数据的符号生成或读出的数据的错误检测与纠正；地址寄存器(address registor)140，经由输入输出电路120接收地址数据(address data)；控制器(controller)150，基于经由输入输出电路120接收的命令数据或施加至端子的控制信号来控制各部；字线(word line)选择电路160，自地址寄存器140接收行地址信息ax，对行地址信息ax进行解码(decode)，并基于解码结果来进行区块的选择或字线的选择等；页缓冲器/读出电路170，保持从由字线选择电路160所选择的页读出的数据，或者保持要编程至所选择的页的数据；列选择电路180，从地址寄存器140接收列地址信
息ay，对列地址信息ay进行解码，并基于所述解码结果来进行页缓冲器/读出电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压vpgm、通过(pass)电压vpass、读出通过电压vread、擦除电压vers等)。
[0078]
存储单元阵列110例如具有沿列方向配置的m个存储区块blk(0)、blk(1)、
…
blk(m-1)，在一个存储区块形成有多个nand串，nand串是将多个存储单元串联连接而成。一个nand串包括串联连接的多个存储单元、位线侧选择晶体管、以及源极线侧选择晶体管。位线侧选择晶体管的漏极连接于所对应的一个位线，源极线侧选择晶体管的源极连接于共用的源极线。存储单元的控制栅极连接于字线，位线侧选择晶体管及源极线侧选择晶体管的各栅极分别连接于选择栅极线。字线选择电路160基于行地址信息ax经由选择栅极线驱动位线侧选择晶体管、源极线侧选择晶体管，来选择区块或字。nand串既可二维地形成于基板表面上，也可三维地形成于基板表面上。另外，存储单元既可为存储一个位(bit)(二进制数据)的单层单元(single level cell，slc)型，也可为存储多个位的多层单元(multi level cell，mlc)型。
[0079]
在图7中示出位线选择电路的结构。图7例示位线选择电路200，位线选择电路200连接于由一个偶数位线gble及一个奇数位线gblo共有的一个页缓冲器/读出电路170。位线选择电路200包括：用于选择偶数位线gble的晶体管blse、用于选择奇数位线gblo的晶体管blso、用于将虚拟电源virpwr连接于偶数位线gble的晶体管yble、用于将虚拟电源virpwr连接于奇数位线gblo的晶体管yblo，在偶数位线gble与源极线sl之间连接有nand串，在奇数位线gblo与源极线sl之间连接有nand串。例如，在读出动作中，在选择偶数位线gble时，不选择奇数位线gblo，在选择奇数位线gblo时，不选择偶数位线gble。不被选择的位线经由虚拟电源virpwr连接于接地(ground，gnd)电平。
[0080]
在图8中示出页缓冲器/读出电路170的结构。图8表示一个页缓冲器/读出电路。为了方便起见，设为施加至晶体管的栅极的信号表示所述晶体管。页缓冲器/读出电路170包括两个锁存器l1、l2，在锁存器l1与锁存器l2之间连接有传送栅极(晶体管cache)，通过将传送栅极接通而能够进行自锁存器l1至锁存器l2、或者自锁存器l2至锁存器l1的双向的数据传送。
[0081]
锁存器l1的节点slr1连接于晶体管blcd1与晶体管dtg的共用源极/漏极(s/d)，节点sls1连接于判定电路210。判定电路210例如判定编程验证(program verify)或擦除验证是否合格。当在编程验证等中，自电压供给节点v2选择性地将节点slr1充电为vdd，或者将节点slr1选择性地放电至gnd时，晶体管dtg导通。进而，锁存器l1能够通过晶体管eq实现节点slr1、节点sls1的短路。
[0082]
锁存器l1的节点slr1、节点sls1分别经由晶体管cache连接于锁存器l2的节点sls2、节点slr2。锁存器l2的节点slr2经由晶体管blcd2连接于读出节点sns，节点sls2连接于晶体管reset2。当将锁存器l2重置时，晶体管reset2导通。另外，节点sls2、节点slr2经由数据线dl、数据线/dl连接于差动读出放大器sa，差动读出放大器sa的输出连接于输入输出电路120。
[0083]
在电压供给节点v2与读出节点sns之间串联连接有晶体管vg及晶体管reg，晶体管vg的栅极连接于晶体管dtg的s/d。电压供给节点v1经由晶体管blpre连接于读出节点sns。电压供给节点v1在对位线进行预充电时供给内部供给电压vdd，在将锁存器l1重置时供给
gnd电位。在读出节点sns与位线选择电路200的节点bls之间串联连接有晶体管blcn及晶体管blclamp。
[0084]
字线选择电路160及列选择电路180根据行地址信息ax及列地址信息ay来选择页内的数据的读出开始位置，或者在不使用行地址及列地址的情况下从页的开头位置自动地读出数据。进而，字线选择电路160及列选择电路180可包括响应时钟信号而使行地址及列地址递增的行地址计数器及列地址计数器。
[0085]
在闪速存储器的读出动作中，向位线施加某正电压，向选择字线施加某电压(例如0v)，向非选择字线施加通过电压vpass(例如4.5v)，使位线侧选择晶体管、源极线侧选择晶体管接通，向共用源极线施加0v。在编程动作中，向选择字线施加高电压的编程电压vpgm(15v～20v)，向非选择的字线施加中间电位(例如10v)，使位线侧选择晶体管接通，使源极线侧选择晶体管断开，向位线供给与“0”或“1”的数据对应的电位。在擦除动作中，向区块内的选择字线施加0v，向p阱施加高电压(例如20v)，通过将浮动栅极(floating gate)的电子抽出至基板，以区块为单位来擦除数据。
[0086]
接着，对本实施例的闪速存储器100的位线的预充电动作进行说明。图9是说明在预充电后将锁存器l1重置时的预充电动作的流程。例如，在页的连续读出动作中进行下一页的阵列读出时，控制器150经由页缓冲器/读出电路170首先开始位线的预充电(s100)。
[0087]
控制器150将电压供给节点v1切换为供给电压vdd，使晶体管blpre导通，将读出节点sns充电为vdd电平。接着，向晶体管blclamp的栅极施加电压vclmp1+vth(vth是晶体管blclamp的阈值)，向节点tobl充电电压vclmp1。晶体管blcn进行节点tobl与节点bls之间的电连接，向晶体管blcn的栅极施加供给电压vdd，使晶体管blcn导通，将节点bls充电为电压vclmp1。再者，处于供给电压vdd≧vclmp1的关系。另外，晶体管blcd1、晶体管blcd2、晶体管reg为非导通。
[0088]
控制器150还经由位线选择电路200对选择位线进行预充电。此处，设为选择偶数位线gble，晶体管blse导通，节点bls电连接于偶数位线gble。另外，使与偶数位线gble连接的nand串的位线侧选择晶体管导通，使源极线侧选择晶体管非导通，向选择页及非选择页施加通过电压。由此，向偶数位线gble供给电压vclmp1(s110)。另一方面，非选择的奇数位线gblo经由晶体管yblo电连接于虚拟电源virpwr的gnd。
[0089]
接着，在将电压vclmp1向选择位线的供给持续一定时间之后，控制器150判定是否能够进行锁存器l1的重置(s120)。一定时间是比预充电时间t
pr_normal
稍微短的时间，所述预充电时间t
pr_normal
用于生成位线中所设计的最佳的预充电电压v
pr_normal
(参照图4的(a)、图4的(b)、图5的(a)、图5的(b))。在一实施例中，一定时间是考虑判定是否能够进行锁存器l1的初始化所需的时间t
rst
来决定。即，一定时间是t
pr_normal-t
rst
，由此，在经过一定时间时能够进行锁存器l1的重置的情况下，预充电时间成为最佳的预充电时间t
pr_normal
，在位线生成最佳的预充电时间t
pr_normal
。例如，当最佳的预充电时间t
pr_normal
约为6us时，判定是否能够进行锁存器l1的初始化所需要的时间t
rst
约为0.2us，一定时间约为5.8us。控制器150可通过对例如用于控制读出动作的时机的内部时钟信号进行计数来测量一定时间。
[0090]
锁存器l1是否能够重置的判定方法并无特别限定，例如，在将用于将锁存器l1的数据传送至锁存器l2的晶体管cache接通的情况下，判定为能够进行锁存器l1的重置，或者参照表示进行从锁存器l1向锁存器l2的数据传送的标志而判定为能够进行锁存器l1的重
置。通过进行所述判定，在存储于锁存器l1的数据传送至锁存器l2之前将锁存器l1初始化，从而防止发生数据破坏。
[0091]
在判定为无法进行锁存器l1的重置的情况下，即，在判定为位线的预充电时间超过最佳的预充电时间t
pr_normal
的情况下(s120)，控制器150将晶体管blclamp的栅极电压降低至vclmp1+vth-α(s130)。由此，向位线供给vclmp1-α的电压，抑制位线的预充电电压的增加。若α过小，则位线的预充电电压增加，若α过大，则位线的预充电电压减少，或者位线成为浮动状态。因此，α的大小被设定为：即便超过最佳的预充电时间t
pr_normal
，通过电压vclmp1的供给而在位线中生成的预充电电压也限制在一定范围内。
[0092]
图10表示设定了最佳的α时的预充电电压的转变。在超过了用于获得最佳的预充电电压v
pr_normal
的最佳的预充电时间t
pr_normal
的预充电时间t
pr_normal
+t
pr_add
中获得的预充电电压v
pr_add
以大致成为一定的方式，即以成为|v
pr_normal-v
pr_add
|＜一定范围的方式设定α。更优选为v
pr_normal
≒v
pr_add
。
[0093]
另外，位线的预充电电压还依存于闪速存储器100的动作温度。在动作温度高的情况下，与低温的情况相比，位线的预充电电压的增加变大，因此期望α在高温下比低温的情况大，进一步减小晶体管blclamp的栅极电压。作为一实施例，闪速存储器100搭载温度传感器，控制器150可在温度传感器的检测温度超过阈值的情况下选择α1，在温度传感器的检测温度为阈值以下的情况下选择α2(α1＞α2)，根据动作温度来变更晶体管blclamp的栅极电压。例如，α1、α2可保持于存储动作条件等的熔丝存储器中。
[0094]
控制器150在将晶体管blclamp的栅极电压降低至vclmp1+vth-α之后，待机一定时间(s140)，再次判定锁存器l1是否能够进行重置(s120)。所述循环持续至判定为锁存器l1能够进行重置为止，在此期间，位线的预充电电压大致维持在一定电平。控制器150当判定为能够进行锁存器l1的重置时，使晶体管blse非导通而将选择位线从节点bls分离，在结束选择位线的预充电之后，将锁存器l1重置(s150)。锁存器l1的重置是通过使节点slr1为l电平(gnd)来进行。关于此详细的动作将在后面叙述。
[0095]
控制器150在锁存器l1的重置后，进行nand串的放电(s160)，以感测选择存储单元的数据。即，将源极线侧选择晶体管导通而将nand串连接于源极线，向选择存储单元的字线施加读出电压，向非选择存储单元的字线施加读出通过电压。同时，为了感测，将晶体管blclamp的栅极电压设为vclmp2+vth，将vclmp2设为读出电压(处于vclmp1＞vclmp2的关系)。在经过放电时间后，使晶体管blpre非导通，使晶体管blse、晶体管blcn导通，进而使源极线侧选择晶体管非导通。由此，在选择存储单元导通的情况下，选择位线的电荷向源极线放电，在读出节点sns保持比读出电压vclmp2低的电压，另一方面，在选择存储单元非导通的情况下，位线的电荷几乎不变化，而维持比读出电压vclmp2高的电压，因此在读出节点sns保持vdd。
[0096]
如图4的(b)所示，在以低速频率的外部时钟信号exclk进行连续读出的情况下，即便超过了最佳的预充电时间t
pr_normal
，选择位线的预充电电压v
pr_add
也与最佳的预充电电压v
pr_normal
大致相等，因此可在将选择位线的电荷放电时使选择位线的电位充分地降低至比vclmp2低的电压。
[0097]
接着，控制器150使晶体管blcd1导通，并将读出节点sns的电荷传送至锁存器l1的节点slr1(s170)。若所传送的电荷为阈值以上，则锁存器l1判定为数据“1”，若小于阈值，则
锁存器l1判定为数据“0”，并保持所述数据。即便在位线的预充电时间延长的情况下，在读出节点sns也保持准确的电荷，因此锁存器l1可准确地判定选择存储单元的数据。
[0098]
接着，参照图11的时序图对位线的预充电后的锁存器l1的重置动作进行说明。在位线的预充电后，进行锁存器l1的重置。在重置期间中，晶体管blpre、晶体管blcn、晶体管blclamp为导通状态。在时刻t1，使晶体管blse非导通，偶数位线gble自页缓冲器/读出电路170电分离。接着，在时刻t2，电压供给节点v1转变为gnd。由此，读出节点sns自供给电压vdd下降为gnd电平，节点tobl及节点bls自钳位电压vclmp1下降为gnd电平。
[0099]
接着，在时刻t3，用于将锁存器l1重置的锁存使能信号lat1自h电平转变为l电平，锁存器l1置于能够重置的状态。接着，在时刻t4，使晶体管eq导通一定期间，使节点slr1、节点sls1在相同电位短路之后，在时刻t5，使晶体管blcd1导通一定期间。由此，节点slr1的电荷经由读出节点sns放电至电压供给节点v1的gnd，锁存器l1的重置完成。
[0100]
在锁存器l1的重置后，进行读出节点sns等的恢复。即，对读出节点sns、节点tobl、节点bls进行再充电，使这些节点的电压恢复至锁存器l1的重置前的预充电状态。在时刻t6，电压供给节点v1自gnd转变为供给电压vdd。由此，读出节点sns再次充电为vdd，节点tobl及节点bls再次充电为钳位电压vclmp1。接着，在时刻t7，使晶体管blse导通，偶数位线gble电连接于页缓冲器/读出电路170。在锁存器l1的重置后，进行nand串的放电。
[0101]
接着，对本发明的其他实施例进行说明。在所述实施例中，例示了在位线的预充电后将锁存器l1重置的连续读出时的预充电动作，但本发明除此以外也可适用于通常的页读出时的预充电动作。例如，在闪速存储器的动作分析中测定位线的预充电电压时，若暂时停止读出顺序，则持续在晶体管blclamp的导通状态，位线的预充电时间超过最佳的预充电时间t
pr_normal
。
[0102]
控制器150在超过预充电时间t
pr_normal
的情况下，与之前的实施例同样地，将晶体管blclamp的栅极电压从vclmp1+vth降低至vclmp1+vth-α，防止位线的预充电电压从最佳的预充电电压v
pr_normal
上升。由此，以使大致不产生所测定的预充电电压与实际的预充电电压的差，可进行准确的动作分析。
[0103]
对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的主旨的范围内进行各种变形及变更。