半导体存储装置的制作方法

半导体存储装置
1.[相关申请案]
[0002]
本技术享有以日本专利申请2021-148135号(申请日：2021年9月10日)作为基础申请案的优先权。本技术通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置。


背景技术：

[0004]
作为非易失性半导体存储装置，已知nand(not and，与非)型闪速存储器。


技术实现要素：

[0005]
实施方式的目的在于提供一种可靠性提升的半导体存储装置。
[0006]
实施方式的半导体存储装置具备：衬底；存储器柱，从所述衬底向第1方向延伸；多个第1字线，在所述衬底之上，与所述衬底在所述第1方向上分开，平行于所述衬底的衬底面设置，与所述存储器柱的第1侧对向；多个第2字线，在所述衬底之上，与所述衬底在所述第1方向上分开，平行于所述衬底的所述衬底面设置，在所述第1方向上的位置分别与多个所述第1字线相同，与所述存储器柱的第2侧对向；多个第1虚设字线，在所述第1字线之上，平行于所述衬底的所述衬底面设置，与所述存储器柱的所述第1侧对向；多个第2虚设字线，在所述第2字线之上，平行于所述衬底的所述衬底面设置，在所述第1方向上的位置分别与多个所述第1虚设字线相同，与所述存储器柱的所述第2侧对向；第1选择栅极线，在所述第1虚设字线之上，平行于所述衬底的所述衬底面设置，与所述存储器柱的所述第1侧对向；第2选择栅极线，在所述第2虚设字线之上，平行于所述衬底的所述衬底面设置，在所述第1方向上的位置与所述第1选择栅极线相同，与所述存储器柱的所述第2侧对向；及驱动器，能够供给电压；所述驱动器在写入动作中，对所述第1选择栅极线施加第1电压，对所述第2选择栅极线施加低于所述第1电压的第2电压，对最上层的所述第1虚设字线施加所述第1电压以上的第3电压，对最上层的所述第2虚设字线施加与所述第3电压不同、且高于所述第2电压的第4电压，对最下层的所述第1虚设字线施加所述第3电压以上的第5电压，对最下层的所述第2虚设字线施加与所述第5电压不同、且为所述第4电压以上的第6电压。
附图说明
[0007]
图1是表示包含第1实施方式的半导体存储装置的储器系统的构成的框图。
[0008]
图2是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的示意图。
[0009]
图3是表示第1实施方式的选择栅极线、位线及存储器柱的平面布局的示意图。
[0010]
图4是表示第1实施方式的字线及存储器柱的平面布局的示意图。
[0011]
图5是图3及图4所示的半导体存储装置的b1-b2切断部端面图。
[0012]
图6是图3及图4所示的半导体存储装置的a1-a2切断部端面图。
[0013]
图7是图5所示的存储单元晶体管的c1-c2切断部端面图。
[0014]
图8是图7所示的存储单元晶体管的d1-d2切断部端面图。
[0015]
图9是表示图7所示的存储单元晶体管的变化例的切断部端面图。
[0016]
图10是图9所示的存储单元晶体管的e1-e2切断部端面图。
[0017]
图11是表示第1实施方式的半导体存储装置中的存储器柱(邻接的2个nand串)的等价电路的图。
[0018]
图12是用来说明第1实施方式的电压产生电路、驱动器组、选择栅极线或字线的电连接的图。
[0019]
图13是用来说明第1实施方式的电压产生电路、驱动器组、选择栅极线或字线的电连接的图。
[0020]
图14是用来说明第1实施方式的偶数侧驱动器与行解码器的电连接的示意图。
[0021]
图15是用来说明第1实施方式的奇数侧驱动器与行解码器的电连接的示意图。
[0022]
图16是用来说明第1实施方式的电压产生电路27与偶数侧驱动器28的电连接的示意图。
[0023]
图17是用来说明第1实施方式的电压产生电路27与奇数侧驱动器28的电连接的示意图。
[0024]
图18是表示第1比较实施方式的半导体存储装置对选择晶体管及存储单元晶体管施加电压的方法的示意图。
[0025]
图19是表示第2比较实施方式的半导体存储装置对选择晶体管及存储单元晶体管施加电压的方法的示意图。
[0026]
图20(a)～(d)是表示第1实施方式的半导体存储装置对选择晶体管及存储单元晶体管施加电压的方法的示意图。
[0027]
图21是示意性地表示比较实施方式的半导体存储装置中，经由选择栅极线对存储器柱(邻接的2个nand串)内的选择晶体管施加的电压、及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。
[0028]
图22是示意性地表示第1实施方式的半导体存储装置中，经由选择栅极线对存储器柱(邻接的2个nand串)内的选择晶体管施加的电压、及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。
[0029]
图23是示意性地表示第2实施方式的半导体存储装置中，经由选择栅极线对存储器柱(邻接的2个nand串)内的选择晶体管施加的电压、及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。
[0030]
图24是示意性地表示第3实施方式的半导体存储装置中，经由选择栅极线对存储器柱(邻接的2个nand串)内的选择晶体管施加的电压、及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。
[0031]
图25是示意性地表示第4实施方式的半导体存储装置中，经由选择栅极线对存储器柱(邻接的2个nand串)内的选择晶体管施加的电压及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。
具体实施方式
[0032]
以下，使用附图对实施方式进行说明。此外，在附图中，对相同或类似的部位标注相同或类似的符号。
[0033]
(第1实施方式)
[0034]
图1是表示包含第1实施方式的半导体存储装置1的存储器系统3的构成的一例的框图。包含第1实施方式的半导体存储装置1的存储器系统3的构成并不限定于图1所示的构成。
[0035]
如图1所示，存储器系统3包含半导体存储装置1及存储器控制器2。存储器系统3例如为ssd(solid state drive，固态驱动器)、sdtm卡之类的存储卡等。存储器系统3也可以包含主机设备(图示省略)。
[0036]
半导体存储装置1例如连接于存储器控制器2，受存储器控制器2控制。存储器控制器2例如从主机设备接收半导体存储装置1的动作所需的命令，并将该命令发送至半导体存储装置1。存储器控制器2将该命令发送至半导体存储装置1，控制从半导体存储装置1的数据读出、向半导体存储装置1的数据写入、或半导体存储装置1的数据抹除。本实施方式中，半导体存储装置1例如为nand型闪速存储器。
[0037]
如图1所示，半导体存储装置1包含存储单元阵列21、输入输出电路22、逻辑控制电路23、定序仪24、寄存器25、就绪/忙碌控制电路26、电压产生电路27、驱动器组28、行解码器29、感测放大器30、输入输出用垫群71及逻辑控制用垫群72。半导体存储装置1执行各种动作，例如将写入数据dat存储至存储单元阵列21中的写入动作、将读出数据dat从存储单元阵列21读出的读出动作等。本实施方式的半导体存储装置1的构成并不限定于图1所示的构成。
[0038]
存储单元阵列21例如与感测放大器30、行解码器29及驱动器组28连接。存储单元阵列21包含区块blko、blk1、
…
、blkn(n为1以上的整数)。区块blk分别包含多个串组件su(su0、su1、su2、
…
)，详细情况将于下文叙述。串组件su分别包含与位线及字线建立关联的多个非易失性存储单元。区块blk例如为数据的抹除单位。同一区块blk内所含的存储单元晶体管mt(图2)所保存的数据被一次性抹除。
[0039]
半导体存储装置1例如可应用tlc(triple-level cell，三层单元)方式或qlc(quadruple level cell，四层单元)方式。tlc方式下，各存储单元中保存3比特数据，qlc方式下，各存储单元中保存4比特数据。此外，各存储单元可以保存2比特以下的数据，也可以保存5比特以上的数据。
[0040]
输入输出电路22例如连接于寄存器25、逻辑控制电路23及感测放大器30。输入输出电路22在存储器控制器2与半导体存储装置1之间控制数据信号dq＜7：0＞的发送接收。
[0041]
数据信号dq＜7：0＞为8比特的信号。数据信号dq＜7：0＞是在半导体存储装置1与存储器控制器2之间发送接收的数据的实体，包含指令cmd、数据dat、地址信息add及状态信息sts等。指令cmd例如包含如下命令，该命令用于执行从主机设备(存储器控制器2)向半导体存储装置1发送的命令。数据dat包含向半导体存储装置1写入的数据dat或从半导体存储装置1读出的数据dat。地址信息add例如包含用于选择与位线及字线建立关联的多个非易失性存储单元的列地址及行地址。状态信息sts例如包含与半导体存储装置1的状态相关的信息，该信息与写入动作及读出动作相关。
[0042]
更具体来说，输入输出电路22具备输入电路及输出电路，输入电路及输出电路进行下述处理。输入电路从存储器控制器2接收写入数据dat、地址信息add及指令cmd。输入电路将接收的写入数据dat发送至感测放大器70，将接收的地址信息add及指令cmd发送至寄存器25。另一方面，输出电路从寄存器25接收状态信息sts，从感测放大器70接收读出数据dat。输出电路将接收的状态信息sts及读出数据dat发送至存储器控制器2。
[0043]
逻辑控制电路23例如连接于存储器控制器2及定序仪24。逻辑控制电路23从存储器控制器2接收例如芯片使能信号cen、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读出使能信号ren及写入保护信号wpn。逻辑控制电路23基于接收的信号，控制输入输出电路22及定序仪24。
[0044]
芯片使能信号cen是用来将半导体存储装置1使能(有效)的信号。指令锁存使能信号cle是用来通知输入输出电路22，输入至半导体存储装置1的信号dq为指令cmd的信号。地址锁存使能信号ale是用来通知输入输出电路22，输入半导体存储装置1的信号dq为地址信息add的信号。写入使能信号wen及读出使能信号ren分别例如是用来命令输入输出电路22进行数据信号dq的输入及输出的信号。写入保护信号wpn是用来指示半导体存储装置1禁止数据的写入及抹除的信号。
[0045]
定序仪24例如连接于就绪/忙碌控制电路26、感测放大器30及驱动器组28。定序仪24基于指令寄存器中保存的指令cmd，控制半导体存储装置1整体的动作。例如，定序仪24控制感测放大器30、行解码器29、电压产生电路27及驱动器组28等，执行写入动作及读出动作等各种动作。
[0046]
寄存器25例如包含状态寄存器(图示省略)、地址寄存器(图示省略)、指令寄存器(图示省略)等。状态寄存器从定序仪24接收并保存状态信息sts，基于定序仪24的指示，向输入输出电路22发送该状态信息sts。地址寄存器从输入输出电路22接收并保存地址信息add。地址寄存器将地址信息add中的列地址发送至感测放大器70，将地址信息add中的行地址发送至行解码器29。指令寄存器从输入输出电路22接收并保存指令cmd，将指令cmd发送至定序仪24。
[0047]
就绪/忙碌控制电路26按照定序仪24的控制产生就绪/忙碌信号r/bn，将产生的就绪/忙碌信号r/bn发送至存储器控制器2。就绪/忙碌信号r/bn是用于通知半导体存储装置1处于就绪状态或是处于忙碌状态的信号，就绪状态下，可受理来自存储器控制器2的命令，忙碌状态下，无法受理命令。
[0048]
电压产生电路27例如连接于驱动器组28等。电压产生电路27基于定序仪24的控制，产生用于写入动作及读出动作等的电压，将产生的电压供给至驱动器组28。
[0049]
驱动器组28例如包含偶数侧驱动器28a(图12)及奇数侧驱动器28b(图12)。驱动器组28连接于存储单元阵列21、感测放大器70及行解码器29。驱动器组28基于从电压产生电路27供给的电压，产生例如读出动作及写入动作等各种动作中要对选择栅极线sgd(图2)、字线wl(图2)及源极线sl(图2)等施加的各种电压。驱动器组28将产生的电压供给至偶数侧驱动器28a、奇数侧驱动器28b、感测放大器30、行解码器29、源极线sl等。
[0050]
行解码器29从地址寄存器接收行地址，对接收的行地址进行解码。行解码器29基于该解码的结果，选择执行读出动作及写入动作等各种动作的对象区块blk。行解码器29能够将从驱动器组28供给的电压供给至该选择的区块blk。
[0051]
感测放大器30例如从地址寄存器接收列地址，对接收的列地址进行解码。另外，感测放大器30基于该解码的结果，执行存储器控制器2与存储单元阵列21之间的数据dat的发送接收动作。感测放大器30例如包含针对每个位线设置的感测放大器组件(图示省略)。感测放大器30能够使用感测放大器组件对位线bl供给电压。例如，感测放大器30能够使用感测放大器组件对位线供给电压。另外，感测放大器30感测从存储单元阵列21读出的数据，产生读出数据dat，经由输入输出电路22将产生的读出数据dat发送至存储器控制器2。另外，感测放大器30经由输入输出电路22从存储器控制器2接收写入数据dat，将接收的写入数据dat发送至存储单元阵列21。
[0052]
输入输出用垫群71向输入输出电路22发送从存储器控制器2接收的数据信号dq＜7：0＞。输入输出用垫群71向存储器控制器2发送从输入输出电路22接收的数据信号dq＜7：0＞。
[0053]
逻辑控制用垫群72将从存储器控制器2接收的芯片使能信号cen、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen及读出使能信号ren传送至逻辑控制电路23。逻辑控制用垫群72将从就绪/忙碌控制电路26接收的就绪/忙碌信号r/bn传送至存储器控制器2。
[0054]
图2是图1所示的存储单元阵列21的电路构成的一例。图2是表示存储单元阵列21所包含的多个区块blk中的1个区块blk的电路构成的图。例如，存储单元阵列21所包含的多个区块blk各自具有图2所示的电路构成。本实施方式的存储单元阵列21的构成并不限定于图2所示的构成。图2的说明中，有时省略与图1相同或类似的构成的说明。
[0055]
如图2所示，区块blk包含多个串组件su(su0、su1、su2、su3)。本实施方式中，写入动作及读出动作以串组件su(页)为单位执行。串组件su各自包含多个nand串50。例如，串组件su0及su2包含多个nand串50e，串组件su1及su3包含多个nand串50o。此外，图2中示出了各区块blk包含4个串组件su0、su1、su2、su3的例子，各区块所包含的串组件的数量并不限定于4个。例如，各区块blk也可以包含6个以上的串组件。
[0056]
nand串50各自包含例如8个存储单元晶体管mt(mt0～mt7)、4个虚设晶体管dt0、dt1、dt2及dt3、以及选择晶体管st1、st2。存储单元晶体管mt具备控制栅极及电荷储存层，非易失地保存数据。虚设晶体管dt串联连接于选择晶体管st1的源极与选择晶体管st2的漏极之间。存储单元晶体管mt串联连接于虚设晶体管dt1的漏极与虚设晶体管dt2的源极与之间。
[0057]
各串组件su中的选择晶体管st1的栅极分别连接于选择栅极线sgd(sgd0、sgd1、
…
)。利用行解码器29独立地控制选择栅极线sgd。另外，第偶数个串组件sue(su0、su2、
…
)各自的选择晶体管st2的栅极例如连接于偶数选择栅极线sgse，第奇数个串组件suo(su1、su3、
…
)各自的选择晶体管st2的栅极例如连接于奇数选择栅极线sgso。偶数选择栅极线sgse及奇数选择栅极线sgso例如可以相互连接，以同样的方式控制，也可以分别独立地设置，独立地接受控制。
[0058]
同一区块blk内的串组件sue所包含的存储单元晶体管mt(mt0～mt7)的控制栅极分别共通连接于字线wle(wle0～wle7)。同一区块blk内的串组件suo所包含的存储单元晶体管mt(mt0～mt7)的控制栅极分别共通连接于字线wlo(wlo0～wlo7)。选择栅极线wle及选择栅极线wlo由行解码器29独立控制。
[0059]
同一区块blk内的串组件sue所包含的虚设晶体管dt0、dt1、dt2及dt3的控制栅极分别共通连接于虚设字线wldse0、wldse1、wldde0及wldde1。同一区块blk内的串组件suo所包含的虚设晶体管dt0、dt1、dt2及dt3的控制栅极分别共通连接于虚设字线wldso0、wldso1、wlddo0及wlddo1。虚设字线wldso0、wldso1、wlddo0及wlddo1由行解码器29独立控制。
[0060]
存储单元阵列21内，处于同一列的nand串50的选择晶体管st1的漏极共通连接于位线bl(bl0～bl(l－1)，其中(l－1)为2以上的自然数)。也就是说，位线bl在多个串组件su间将nand串50共通连接。多个选择晶体管st2的源极共通连接于源极线sl。源极线sl例如电连接于驱动器组28，通过使用定序仪24控制电压产生电路27及驱动器组28，从电压产生电路27或驱动器组28向源极线sl供给电压。另外，一实施方式的半导体存储装置1也可以具备多个源极线sl。例如，多个源极线sl也可以分别电连接于驱动器组28，通过使用定序仪24控制电压产生电路27及驱动器组28，从电压产生电路27或驱动器组28向多个源极线sl分别供给互不相同的电压。
[0061]
串组件su连接于不同的位线bl，且包含多个连接于同一选择栅极线sgd的nand串50。区块blk包含共用字线wl的多个串组件su。存储单元阵列21包含共用位线bl的多个区块blk。存储单元阵列21中，上述选择栅极线sgs、虚设字线wlds、字线wl、虚设字线wldd及选择栅极线sgd积层在源极线层的上方，存储单元晶体管mt三维地积层。
[0062]
图3是表示与某一区块blk的源极线层平行的面内(xy平面)的选择栅极线sgd的平面布局的图。如图3所示，本实施方式的半导体存储装置1例如在1个区块blk内包含4个选择栅极线sgd。一实施方式的选择栅极线sgd的平面布局并不限定于图3所示的布局。图3的说明中，有时省略与图1及图2相同或类似的构成的说明。
[0063]
如图3所示，本实施方式的半导体存储装置1中，例如使用在y方向上延伸的第1连接部10-0d连接在x方向上延伸的3个配线层10-0a、10-0b、10-0c。配线层10-0a、10-0c位于y方向的两端。配线层10-0a与配线层10-0b隔着另一个配线层(配线层10-1a)在y方向上邻接。第1连接部10-0d位于x方向的一端。3个配线层10-0a、10-0b、10-0c作为选择栅极线sgd0发挥功能。在本实施方式中，例如y方向是与x方向正交或大致正交的方向。
[0064]
使用在y方向上延伸的第2连接部10-1d连接在x方向上延伸的配线层10-1a、10-1b。配线层10-1a位于配线层10-0a、10-0b之间。配线层10-1b位于配线层10-0b与另一个配线层(配线层10-2a)之间。第2连接部10-1d在x方向上位于与第1连接部10-0d相反之侧的另一端。2个配线层10-1a、10-1b作为选择栅极线sgd1发挥功能。
[0065]
利用在y方向上延伸的第1连接部10-2d连接在x方向上延伸的配线层10-2a、10-2b。同样地，利用在y方向上延伸的第2连接部10-3d连接在x方向上延伸的配线层10-3a、10-3b。配线层10-2a位于配线层10-1b与配线层10-3a之间。配线层10-3a位于配线层10-2a与配线层10-2b之间。配线层10-2b位于配线层10-3a与配线层10-3b之间。配线层10-3b位于配线层10-2b与配线层10-0c之间。第1连接部10-2d在x方向上位于与第1连接部10-0d同一侧的一端。第2连接部10-3d在x方向上位于与第1连接部10-0d相反之侧的另一端。2个配线层10-2a、10-2b作为选择栅极线sgd2发挥功能。2个配线层10-3a、10-3b作为选择栅极线sgd3发挥功能。
[0066]
本实施方式例示了使用第1连接部10-0d、10-2d或第2连接部10-1d、10-3d连接各
个配线层的构成，但并不限定于该构成。例如以如下方式进行控制：各个配线层相互独立，对配线层10-0a、10-0b、10-0c供给相同电压，对配线层10-1a、10-1b供给相同电压，对配线层10-2a、10-2b供给相同电压，对配线层10-3a、10-3b供给相同电压。
[0067]
包含邻接于配线层10-0a、10-0b、10-0c的存储器柱mp的nand串50e的串组件su被称为su0。包含邻接于配线层10-1a、10-1b的存储器柱mp的nand串50o的串组件su被称为su1。包含邻接于配线层10-2a、10-2b的存储器柱mp的nand串50e的串组件su被称为su2。包含邻接于配线层10-3a、10-3b的存储器柱mp的nand串50o的串组件su被称为su3。
[0068]
区块blk内在y方向上相邻的配线层10被绝缘。将使相邻配线层10绝缘的区域称为狭缝slt2。狭缝slt2中，例如使用绝缘膜(图示省略)嵌埋在从平行于源极线层的面到至少设置有配线层10之层为止的区域。另外，存储单元阵列21内，例如在y方向上配置有多个图3所示的区块blk。区块blk内，与y方向上相邻的配线层10同样地，使用绝缘膜(图示省略)嵌埋在y方向上相邻的区块blk之间，使y方向上相邻的区块blk间也绝缘。将使相邻的区块blk绝缘的区域称为狭缝slt1。与狭缝slt2同样地，狭缝slt1中，在从平行于源极线层的面到至少设置有配线层10之层为止的区域中嵌埋绝缘膜。
[0069]
在y方向上相邻的配线层10间，设置着多个存储器柱mp(mp0～mp15)。多个存储器柱mp设置于存储单元部。多个存储器柱mp各自沿z方向设置。一实施方式中，例如，z方向是与xy方向正交或大致正交的方向，是相对于源极线层垂直或大致垂直的方向。z方向为第1方向的一例。y方向为第2方向的一例。
[0070]
具体来说，在配线层10-0a、10-1a之间设置着存储器柱mp4、mp12。在配线层10-1a、10-0b之间设置着存储器柱mp0、mp8。在配线层10-0b、10-1b之间设置着存储器柱mp5、mp13。在配线层10-1b、10-2a之间设置着存储器柱mp1、mp9。在配线层10-2a、10-3a之间设置着存储器柱mp6、mp14。在配线层10-3a、10-2b之间设置着存储器柱mp2、mp10。在配线层10-2b、10-3b之间设置着存储器柱mp7、mp15。在配线层10-3b、10-0c之间设置着存储器柱mp3、mp11。
[0071]
存储器柱mp是形成选择晶体管st1、st2、虚设晶体管dt0、dt1、dt2、dt3、以及存储单元晶体管mt的构造体。存储器柱mp的详细构造将于下文叙述。
[0072]
存储器柱mp0～mp3沿y方向配置。存储器柱mp8～mp11在x方向上与存储器柱mp0～mp3相邻的位置沿y方向配置。也就是说，存储器柱mp0～mp3与存储器柱mp8～mp11并排配置。
[0073]
存储器柱mp4～mp7及存储器柱mp12～mp15分别沿y方向配置。存储器柱mp4～mp7在x方向上位于存储器柱mp0～mp3与存储器柱mp8～mp11之间。存储器柱mp12～mp15在x方向上位于与存储器柱mp4～mp7隔着存储器柱mp8～mp11的位置。也就是说，存储器柱mp4～mp7与存储器柱mp12～mp15并排配置。
[0074]
在存储器柱mp0～mp3的上方，设置着2个位线bl0及bl1。位线bl0共通连接于存储器柱mp1及mp3。位线bl1共通连接于存储器柱mp0及mp2。在存储器柱mp4～mp7的上方，设置着2个位线bl2及bl3。位线bl2共通连接于存储器柱mp5及mp7。位线bl3共通连接于存储器柱mp4及mp6。
[0075]
在存储器柱mp8～mp11的上方，设置着2个位线bl4及bl5。位线bl4共通连接于存储器柱mp9及mp11。在存储器柱mp12～mp15的上方，设置着2个位线bl6及bl7。位线bl6共通连
接于存储器柱mp13及mp15。位线bl7共通连接于存储器柱mp12及mp14。
[0076]
如上所述，存储器柱mp在y方向上设置于跨2个配线层10的位置，以嵌埋于多个狭缝sl2中的任一狭缝slt2的一部分的方式设置。另外，y方向上相邻的存储器柱mp间设置着1个狭缝slt2。
[0077]
此外，在隔着狭缝slt1相邻的配线层10-0a与配线层10-0b之间，未设置存储器柱mp。
[0078]
图4是表示xy平面上字线wl的平面布局的图。图4所示的布局对应于图3的1个区块的区域的布局，是设置于比图3所示的配线层10更下层的配线层11的布局。一实施方式的字线wl的平面布局并不限定于图4所示的布局。图4的说明中，有时省略与图1～图3相同或类似的构成的说明。
[0079]
如图4所示，在x方向上延伸的9个配线层11(配线层11-0～11-7，其中配线层11-0包含配线层11-0a及配线层11-0b)沿y方向配置。各配线层11-0～11-7在z方向上配置于各配线层10-0～10-7的下层。在配线层11-0～11-7与配线层10-0～10-7之间设置有绝缘膜，配线层11-0～11-7与配线层10-0～10-7相互绝缘。
[0080]
各配线层11作为字线wl7发挥功能。其它字线wl0～wl6也具有与字线wl7同样的构成及功能。在图4所示的例中，配线层11-0a、11-2、11-4、11-6及11-0b作为字线wle7发挥功能。使用在y方向上延伸的第1连接部11-8连接配线层11-0a、11-2、11-4、11-6及11-0b。第1连接部11-8设置于x方向的一端。第1连接部11-8中，配线层11-0a、11-2、11-4、11-6及11-0b连接于行解码器29。一实施方式中，有时将第1连接部11-8及配线层11-0a、11-2、11-4、11-6、11-0b总称为配线层11e。
[0081]
另外，配线层11-1、11-3、11-5及11-7作为字线wlo7发挥功能。使用在y方向上延伸的第2连接部11-9连接配线层11-1、11-3、11-5及配线层11-7。第2连接部11-9在x方向上设置于与第1连接部11-8相反之侧的另一端。第2连接部11-9中，配线层11-1、11-3、11-5、11-7连接于行解码器29。一实施方式中，有时将第2连接部11-9及配线层11-1、11-3、11-5、11-7总称为配线层11o。
[0082]
存储单元部设置于第1连接部11-8与第2连接部11-9之间。在存储单元部，y方向上相邻的配线层11被图3所示的狭缝slt2隔离。另外，y方向上相邻的区块blk间的配线层11与狭缝slt2同样地被狭缝slt1隔离。存储单元部与图3同样地包含存储器柱mp0～mp15。
[0083]
选择栅极线sgs、字线wl0～wl6、虚设字线wlds0、wlds1、wldd0、wldd1具有与图4所示的字线wl7同样的构成。
[0084]
图5是表示图4所示的b1-b2切断部端面的图。本实施方式的区块blk的切断部端面并不限定于图5所示的切断部端面。图5的说明中，有时省略与图1～图4相同或类似的构成的说明。
[0085]
如图5所示，配线层12沿z方向设置于源极线层13的上方。源极线层13作为源极线sl发挥功能。此外，配线层12也可以不设置于图5所示的源极线层13，而是设置于半导体衬底(衬底)的p型井区域上。在该情况下，源极线sl与半导体衬底的p型井区域电连接。配线层12作为选择栅极线sgs发挥功能。12层配线层11沿z方向积层在配线层12的上方。配线层12作为虚设字线wlds、字线wl及虚设字线wldd发挥功能。另外，12层配线层11与虚设字线wlds0、虚设字线wlds1、字线wl0～wl7、虚设字线wldd0及虚设字线wldd1一对一地对应。图4
是表示作为字线wl发挥功能的配线层11的平面布局的图，图3是表示作为选择栅极线sgd发挥功能的配线层10的平面布局的图。作为选择栅极线sgs发挥功能的配线层12的平面布局例如是将图3所示的作为选择栅极线sgd发挥功能的配线层10置换为作为选择栅极线sgs发挥功能的配线层12的布局。
[0086]
配线层12作为偶数选择栅极线sgse或奇数选择栅极线sgso发挥功能。偶数选择栅极线sgse与奇数选择栅极线sgso隔着狭缝slt2在y方向上交替地配置。y方向上邻接的偶数选择栅极线sgse与奇数选择栅极线sgso之间设置着存储器柱mp。
[0087]
配线层11作为偶数虚设字线wldse、奇数虚设字线wldso、偶数字线wle、奇数字线wlo、偶数虚设字线wldde或奇数虚设字线wlddo发挥功能。偶数虚设字线wldse、奇数虚设字线wldso隔着狭缝slt2在y方向上交替地配置。y方向上邻接的偶数虚设字线wldse与奇数虚设字线wldso之间设置着存储器柱mp。在存储器柱mp与偶数虚设字线wldse之间及存储器柱mp与奇数虚设字线wldso之间设置着后述存储单元。偶数字线wle、奇数字线wlo隔着狭缝slt2在y方向上交替地配置。y方向上邻接的字线wle、wlo之间设置着存储器柱mp。在存储器柱mp与字线wle之间及存储器柱mp与字线wlo之间设置有后述存储单元。偶数虚设字线wldde、奇数虚设字线wlddo隔着狭缝slt2在y方向上交替地配置。y方向上邻接的偶数虚设字线wldde与奇数虚设字线wlddo之间设置着存储器柱mp。在存储器柱mp与偶数虚设字线wldde之间及存储器柱mp与奇数虚设字线wlddo之间设置着后述存储单元。
[0088]
在y方向上相邻的区块blk间设置着狭缝slt1。如上所述，在狭缝slt1中设置着绝缘层。然而，也可以将使用导电体形成的接触插塞或槽状构造体设置于作为绝缘体的狭缝slt1内。在将使用导电体形成的接触插塞或槽状构造体设置于狭缝slt1内的情况下，能够对源极线层13内施加电压。此外，狭缝slt1沿y方向的宽度大于狭缝slt2沿y方向的宽度。
[0089]
如图3及如图5所示，存储器柱mp与位线bl电连接。例如，存储器柱mp0与位线bl1经由接触插塞16连接。另外，存储器柱mp1与位线bl0经由接触插塞16连接，存储器柱mp2与位线bl1经由接触插塞16连接，存储器柱mp3与位线bl0经由接触插塞16连接。同样地，存储器柱mp4～mp7各自与位线bl2或bl3连接，存储器柱mp8～mp11与位线bl4或bl5连接，存储器柱mp12～mp15与位线bl6或bl7连接。
[0090]
图6是表示图3所示的半导体存储装置的a1-a2切断部端面的图。一实施方式的区块blk的切断部端面并不限定于图6所示的切断部端面。图6的说明中，有时省略与图1～图5相同或类似的构成的说明。源极线层13、配线层12、配线层11及配线层10的积层构造、存储单元部的构成如图5的说明，因此省略此处的说明。此外，图6中，用虚线描绘存在于a1-a2切断部端面的深度方向上的构成。
[0091]
如图6所示，第1连接区域中，配线层10、配线层11及配线层12例如设置为台阶状，从源极线层13引出。也就是说，在xy平面观察时，配线层10、12层配线层11及配线层12各自的端部的上表面在第1连接区域露出。在第1连接区域露出的配线层10、12层配线层11及配线层12各自的端部的上表面设置着接触插塞17。接触插塞17连接于金属配线层18。例如，使用金属配线层18，将作为第偶数个选择栅极线sgd0及sgd2的发挥功能的配线层10、作为偶数虚设字线wldse、偶数虚设字线wldde及偶数字线wle发挥功能的配线层11、以及作为偶数选择栅极线sgse发挥功能的配线层12经由行解码器29(图1)电连接于偶数侧驱动器28a。
[0092]
与第1连接区域同样地，在第2连接区域中，配线层10、配线层11及配线层12例如设
置为台阶状，从源极线层13引出。在xy平面观察时，配线层10、12层配线层11及配线层12各自的端部的上表面在第2连接区域露出。在第2连接区域露出的配线层10的端部的上表面、12层配线层11及配线层12各自的端部的上表面设置着接触插塞19。接触插塞19连接于金属配线层20。例如，使用金属配线层20，将第奇数个选择栅极线sgd1及sgd3、作为奇数字线wlo发挥功能的配线层11、以及作为奇数选择栅极线sgso发挥功能的配线层12经由行解码器29(图1)电连接于奇数侧驱动器28b。
[0093]
配线层10也可以不经由第1连接区域而是经由第2连接区域电连接于行解码器29或偶数侧驱动器28a及奇数侧驱动器28b，也可以经由第1连接区域及第2连接区域二者而电连接于行解码器29或偶数侧驱动器28a及奇数侧驱动器28b。
[0094]
图7是表示本实施方式的存储单元晶体管的c1-c2切断部端面的图，图8是表示图7所示的存储单元晶体管的d1-d2切断部端面的图。图7及图8是表示包含2个存储单元晶体管mt的区域的切断部端面图。在第1例中，存储单元晶体管mt所包含的电荷储存层为绝缘膜。本实施方式的存储单元晶体管的第1例并不限定于图7及图8所示的构造。图7及图8的说明中，有时省略与图1～图6相同或类似的构成的说明。
[0095]
如图7及如图8所示，存储器柱mp包含沿z方向设置的绝缘层30(绝缘体的一例)、半导体层31及绝缘层32～34。绝缘层30例如使用氧化硅膜形成。半导体层31以包围绝缘层30周围的方式设置，作为形成存储单元晶体管mt的通道的区域发挥功能。半导体层31(第1通道及第2通道的一例)例如使用多晶硅层形成。在位于同一存储器柱mp内的存储单元晶体管mt间，半导体层31连续设置而不分离。因此，2个存储单元晶体管mt各自中形成的通道共有存储器柱mp的一部分。
[0096]
如上所述，半导体层31在对向的2个存储单元晶体管mt间连续。因此，对向的2个存储单元晶体管mt各自中形成的通道共有存储器柱mp的一部分。具体来说，图7及图8中，相互对向的左侧存储单元晶体管mt及右侧存储单元晶体管mt中，在第1存储单元形成的通道及在第2存储单元形成的通道共有存储器柱mp的一部分。此处，2个通道共有存储器柱mp的一部分的意思是：2个通道形成于同一存储器柱mp，且2个通道的一部分重叠。一实施方式中，有时将所述构成称为2个存储单元晶体管mt共有通道、或2个存储单元晶体管mt对向。
[0097]
绝缘层32以包围半导体层31周围的方式设置，作为存储单元晶体管mt的栅极绝缘膜发挥功能。绝缘层32例如使用氧化硅膜与氮化硅膜的积层构造形成。绝缘层33以包围半导体层31周围的方式设置，作为存储单元晶体管mt的电荷储存层发挥功能。绝缘层33例如使用氮化硅膜形成。绝缘层34以包围绝缘层33周围的方式设置，作为存储单元晶体管mt的区块绝缘膜发挥功能。绝缘层34例如使用氧化硅膜形成。在除存储器柱mp部以外的狭缝slt2内，嵌埋着绝缘层37。绝缘层37例如使用氧化硅膜形成。相互对向的左侧存储单元晶体管mt的绝缘层33与右侧存储单元晶体管mt的绝缘层33例如通过包含氮化硅膜的绝缘层33连接。
[0098]
在实施方式的第1例中，在存储器柱mp周围例如设置着alo层35。在alo层35周围例如设置着阻隔金属层36。阻隔金属层36例如使用tin膜形成。在阻隔金属层36周围设置着作为字线wl发挥功能的配线层11。配线层11例如使用以钨作为材料的膜形成。
[0099]
由此，1个存储器柱mp在z轴上的位置，沿y方向包含2个存储单元晶体管mt及mt、或2个选择晶体管st1及st2。
[0100]
＜第2例＞
[0101]
图9是表示图7所示的存储单元晶体管的变化例的图，是表示图5所示的存储单元晶体管的c1-c2切断部端面的图。图10是表示图9所示的存储单元晶体管的e1-e2切断部端面的图。图9及图10是表示包含2个存储单元晶体管mt的区域的切断部端面图。第2例中，存储单元晶体管mt所包含的电荷储存层为导电膜。一实施方式的存储单元晶体管的第2例并不限定于图10及图11所示的构造。图10及图11的说明中，有时省略与图1～图9相同或类似的构成的说明。
[0102]
如图10及图11所示，存储器柱mp包含沿z方向设置的绝缘层48及绝缘层43、半导体层40、绝缘层41、导电层42、以及绝缘层46a～46c。绝缘层48例如使用氧化硅膜形成。半导体层40以包围绝缘层48周围的方式设置。半导体层40作为形成存储单元晶体管mt的通道的区域发挥功能。半导体层40例如使用多晶硅层形成。半导体层40与图8所示的存储器柱mp的第1例同样地，在位于同一存储器柱mp内的存储单元晶体管mt间连续设置而不分离。
[0103]
绝缘层41设置于半导体层40周围，作为各存储单元晶体管mt的栅极绝缘膜发挥功能。绝缘层41在图10所示的xy平面内分离成2个区域。分离成2个区域的绝缘层41各自作为同一存储器柱mp内的2个存储单元晶体管mt的栅极绝缘膜发挥功能。绝缘层41例如使用氧化硅膜与氮化硅膜的积层构造形成。
[0104]
导电层42设置于绝缘层41周围，且沿y方向被绝缘层43分离成2个区域。分离成2个区域的导电层42各自作为所述2个存储单元晶体管mt各自的电荷储存层发挥功能。导电层42例如使用多晶硅层形成。
[0105]
绝缘层43例如使用氧化硅膜形成。在导电层42周围，相对于导电层42由近到远依次设置有绝缘层46a、46b及46c。绝缘层46a及46c例如使用氧化硅膜形成，绝缘层46b例如使用氮化硅膜形成。绝缘层46a、46b及46c作为存储单元晶体管mt的区块绝缘膜发挥功能。绝缘层46a、46b及46c沿y方向分离成2个区域。在分离成2个区域的绝缘层46c之间设置着绝缘层43。另外，在狭缝slt2内嵌埋着绝缘层43。绝缘层43例如使用氧化硅膜形成。
[0106]
本实施方式的第2例中，在存储器柱mp周围例如设置着alo层45。在alo层45周围例如设置着阻隔金属层47。阻隔金属层47例如使用tin膜形成。在阻隔金属层47周围设置着作为字线wl发挥功能的配线层11。与本实施方式的存储器柱mp的第1例同样地，本实施方式的存储器柱mp的第2例的配线层11例如使用以钨作为材料的膜形成。
[0107]
本实施方式的存储器柱mp的第2例中，也与存储器柱mp的第1例同样地，1个存储器柱mp在位于z轴上的位置上，沿y方向包含2个存储单元晶体管mt及mt、或2个选择晶体管st1及st2。此外，z方向上相邻的存储单元晶体管间设置着绝缘层，图示省略。通过该绝缘层与绝缘层43及绝缘层46，导电层42在各个存储单元晶体管之间被绝缘。
[0108]
图11是本实施方式的半导体存储装置1的存储器柱(邻接的2个nand串)的等价电路图。本实施方式的存储器柱的等价电路图并不限定于图11所示的等价电路图。图11的说明中，有时省略与图1～图10相同或类似的构成的说明。
[0109]
如图11所示，在1个存储器柱mp形成着2个nand串50e、50o。nand串50e、50o分别具有串联电连接的选择晶体管st1、虚设晶体管dt0及dt1、存储单元晶体管mt0～mt7、虚设晶体管dt2及dt3、以及选择晶体管st2。nand串50e与nand串50o以互为相对(对向)的方式设置。因此，nand串50e所包含的选择晶体管st1、虚设晶体管dt0及dt1、存储单元晶体管mt0～
mt7、虚设晶体管dt2及dt3及选择晶体管st2与nand串50o所包含的选择晶体管st1、虚设晶体管dt0及dt1、存储单元晶体管mt0～mt7、虚设晶体管dt2及dt3及选择晶体管st2以一对一地互为相对(对向)的方式设置。具体来说，nand串50e所包含的选择晶体管st1与nand串50o所包含的选择晶体管st1对向设置，nand串50e所包含的虚设晶体管dt0及dt1与nand串50o所包含的虚设晶体管dt0及dt1分别一对一地对向设置，nand串50e所包含的存储单元晶体管mt0～mt7与nand串50o所包含的存储单元晶体管mt0～mt7分别一对一地对向设置，nand串50e所包含的虚设晶体管dt2及dt3与nand串50o所包含的虚设晶体管dt2及dt3分别一对一地对向设置，nand串50e所包含的选择晶体管st2与nand串50o所包含的选择晶体管st2对向设置。
[0110]
以下的说明中，主要说明包含第1存储器柱mp(例如图4的mp4)及邻接于第1存储器柱mp的第2存储器柱mp(例如图4的mp0)这2个存储器柱mp的例子。
[0111]
设置于第1存储器柱mp及第2存储器柱mp的nand串50e的选择晶体管st1例如分别连接于共通的选择栅极线sgd0。设置于第1存储器柱mp及第2存储器柱mp的nand串50o的选择晶体管st1例如分别连接于选择栅极线sgd1。设置于第1存储器柱mp及第2存储器柱mp的nand串50e的虚设晶体管dt2及dt3分别连接于共通的虚设字线wldde0及wldde1。设置于第1存储器柱mp及第2存储器柱mp的nand串50o的虚设晶体管dt2及dt3分别连接于共通的虚设字线wlddo0及wlddo1。设置于第1存储器柱mp及第2存储器柱mp的nand串50e的存储单元晶体管mt0～mt7分别连接于共通的字线wle0～wle7。设置于第1存储器柱mp及第2存储器柱mp的nand串50o的存储单元晶体管mt0～mt7分别连接于共通的字线wlo0～wlo7。设置于第1存储器柱mp及第2存储器柱mp的nand串50e的虚设晶体管dt0及dt1分别连接于共通的虚设字线wldse0及wldse1。设置于第1存储器柱mp及第2存储器柱mp的nand串50o的虚设晶体管dt0及dt1分别连接于共通的虚设字线wldso0及wldso1。设置于第1存储器柱mp及第2存储器柱mp的nand串50e的选择晶体管st2例如分别连接于偶数选择栅极线sgse。设置于第1存储器柱mp及第2存储器柱mp的nand串50o的选择晶体管st2例如分别连接于奇数选择栅极线sgso。
[0112]
如上所述，nand串50e所包含的选择晶体管st1、虚设晶体管dt2及dt3、存储单元晶体管mt0～7、虚设晶体管dt0及dt1、以及选择晶体管st2与nand串50o所包含的选择晶体管st1、虚设晶体管dt2及dt3、存储单元晶体管mt0～7、虚设晶体管dt0及dt1、以及选择晶体管st2分别对应。对向的2个晶体管中，源极彼此电连接且漏极彼此电连接。具体来说，nand串50e、50o中，对向的选择晶体管st1的源极彼此电连接且漏极彼此电连接，对向的虚设晶体管dt3的源极彼此电连接且漏极彼此电连接，对向的虚设晶体管dt2的源极彼此电连接且漏极彼此电连接，各自对向的存储单元晶体管mt0～7的源极彼此电连接且漏极彼此电连接，对向的虚设晶体管dt1的源极彼此电连接且漏极彼此电连接，对向的虚设晶体管dt0的源极彼此电连接且漏极彼此电连接，对向的选择晶体管st2的源极彼此电连接且漏极彼此电连接。其原因在于：对向的晶体管中形成的通道共有存储器柱mp的一部分。
[0113]
同一存储器柱mp内的2个nand串50e、50o连接于同一位线bl及同一源极线sl。
[0114]
使用图3及图4对选择栅极线sgd被选择的情况进行说明。在选择栅极线sgd0～sgd3的任一个被选择的情况下，对应于各选择栅极线的1个配线层10-0～10-3被供给使选择晶体管st1成为导通状态的电压。例如，当配线层10-1被选择时，设置于存储器柱mp0、
mp1、mp4、mp5、mp8、mp9、mp12及mp13的8个选择晶体管st1成为导通状态。由此，选择属于所述存储器柱的8个存储单元晶体管mt。也就是说，由所述8个存储单元晶体管mt形成1页。所述配线层10-1以外的配线层被选择时的动作与上文相同，因此省略说明。
[0115]
在本实施方式中，作为存储单元晶体管mt的写入方式，例如应用tlc方式。应用tlc方式的多个存储单元晶体管mt形成8个阈值分布(写入电平)。8个阈值分布例如按阈值电压从低到高依次称为“er”电平、“a”电平、“b”电平、“c”电平、“d”电平、“e”电平、“f”电平、“g”电平。“er”电平、“a”电平、“b”电平、“c”电平、“d”电平、“e”电平、“f”电平及“g”电平被分配各不相同的3比特数据。
[0116]
本实施方式的半导体存储装置1在写入动作中反复执行编程循环。编程循环例如包含编程动作及验证动作。编程动作是如下动作：通过在所选择的存储单元晶体管mt中将电子注入电荷储存层，从而使该所选择的存储单元晶体管mt的阈值电压上升。或者，编程动作是如下动作：通过禁止向电荷储存层注入电子来维持所选择的存储单元晶体管mt的阈值电压。验证动作是如下动作：在编程动作后，使用验证电压进行读出，由此来确认所选择的存储单元晶体管mt的阈值电压是否到达目标电平。所选择的存储单元晶体管mt的阈值电压到达目标电平后，将其设为禁止写入。
[0117]
本实施方式的半导体存储装置1中，通过反复执行如上所述的包含编程动作与验证动作的编程循环，使所选择的存储单元晶体管mt的阈值电压上升至目标电平。
[0118]
电荷储存层中储存的电子，有时会以不稳定的状态储存。因此，有时从所述编程动作结束的时点起，存储单元晶体管mt的电荷储存层中储存的电子会随着时间的经过从电荷储存层泄漏。如果电子从电荷储存层泄漏，那么存储单元晶体管mt的阈值电压会下降。于是，为了应对存储单元晶体管的阈值电压可能随时间经过下降的现象，在写入动作结束后执行读出动作时，会使用比验证电压低的读出电压来进行读出动作。读出动作也可以包含验证动作。
[0119]
图12及图13是用来说明本实施方式的定序仪24、电压产生电路27、驱动器组28、行解码器29、选择栅极线sgd或字线wl的电连接的图。本实施方式的定序仪24、电压产生电路27、驱动器组28、行解码器29、选择栅极线sgd或字线wl的电连接并不限定于图12所示的面。图12及图13的说明中，有时省略与图1～图11相同或类似的构成的说明。包含定序仪24、电压产生电路27、驱动器组28及行解码器29的电路为控制电路的一例。
[0120]
如图12所示，作为偶数字线wle发挥功能的配线层11可以连接于偶数侧驱动器28a，作为奇数字线wlo发挥功能的配线层11可以电连接于奇数侧驱动器28b。如上所述，偶数侧驱动器28a及奇数侧驱动器28b包含于驱动器组28。驱动器组28电连接于电压产生电路27。如图12及图13所示，偶数侧驱动器28a及奇数侧驱动器28b亦可使用从电压产生电路27供给的电压产生各种电压。而且，偶数侧驱动器28a可以经由行解码器29a将所产生的电压供给至各区块blk的偶数字线wle。另外，奇数侧驱动器28b可以经由行解码器29b将产生的电压供给至各区块blk的奇数字线wlo。行解码器29a及行解码器29b包含于行解码器29。
[0121]
如图13所示且如上所述，定序仪24能够控制驱动器组28等执行写入动作及读出动作等各种动作。
[0122]
图14是用于说明本实施方式的偶数侧驱动器28a与行解码器29a的电连接的示意图。
[0123]
在偶数侧驱动器28a，连接着信号线sge0、信号线sge1、信号线sge2、信号线cgde0、信号线cgde1、信号线cgde2、信号线cgde3及作为信号线cge的信号线cge0
…
cge7。此外，关于信号线cge，例如连接的信号线cge的数量与区块blk内z方向上配置的偶数字线wl的数量相同。
[0124]
信号线sge0经由晶体管tr_sge0连接于各区块blk中的偶数选择栅极线sgse。晶体管tr_sge0作为开关发挥功能，该开关用于通过区块解码器29a1使来自信号线sge0的信号导通或断开。
[0125]
信号线cgde0及cgde1经由晶体管tr_cgde0及tr_cgde1连接于各区块blk中的偶数虚设字线wldse0及wldse1。晶体管tr_cgde0及tr_cgde1作为开关发挥功能，该开关用于通过区块解码器29a1使来自信号线cgde0及cgde1的信号导通或断开。
[0126]
信号线cge0
…
cge7经由晶体管tr_cge0
…
tr_cge7连接于各区块blk中的偶数字线wle0
…
wle7。晶体管tr_cge0
…
tr_cge7作为开关发挥功能，该开关用于通过区块解码器29a1使来自信号线cge0
…
cge7的信号导通或断开。
[0127]
信号线cgde2及cgde3经由晶体管tr_cgde2及tr_cgde3连接于各区块blk中的偶数虚设字线wldde0及wldde1。晶体管tr_cgde2及tr_cgde3作为开关发挥功能，该开关用于通过区块解码器29a1使来自信号线cgde2及cgde3的信号导通或断开。
[0128]
信号线sge1经由晶体管tr_sge1连接于各区块blk中的选择栅极线sgd0。晶体管tr_sge1作为开关发挥功能，该开关用于通过区块解码器29a1使来自信号线sge1的信号导通或断开。
[0129]
信号线sge2经由晶体管tr_sge2连接于各区块blk中的选择栅极线sgde2。晶体管tr_sge2作为开关发挥功能，该开关用于通过区块解码器29a1使来自信号线sge2的信号导通或断开。
[0130]
图15是用于说明本实施方式的奇数侧驱动器28b与行解码器29b的电连接的示意图。
[0131]
在奇数侧驱动器28，连接着信号线sgo0、信号线sgo1、信号线sgo2、信号线cgdo0、信号线cgdo1、信号线cgdo2、信号线cgdo3及作为信号线cgo的信号线cgo0
…
cgo7。此外，关于信号线cgo，例如连接的信号线cgo的数量与区块blk内z方向上配置的奇数字线wl的数量相同。
[0132]
信号线sgo0经由晶体管tr_sgo0连接于各区块blk中的奇数选择栅极线sgso。晶体管tr_sgo0作为开关发挥功能，该开关用于通过区块解码器29b1使来自信号线sgo0的信号导通或断开。
[0133]
信号线cgdo0及cgdo1经由晶体管tr_cgdo0及tr_cgdo1连接于各区块blk中的奇数虚设字线wdlso0及wldso1。晶体管tr_cgdo0及tr_cgdo1作为开关发挥功能，该开关用于通过区块解码器29b1使来自信号线cgdo0及cgdo1的信号导通或断开。
[0134]
信号线cgo0
…
cgo7经由晶体管tr_cgo0
…
tr_cgo7连接于各区块blk中的奇数字线wlo0
…
wlo7。晶体管tr_cgo0
…
tr_cgo7作为开关发挥功能，该开关用于通过区块解码器29b1使来自信号线cgo0
…
cgo7的信号导通或断开。
[0135]
信号线cgdo2及cgdo3经由晶体管tr_cgdo2及tr_cgdo3连接于各区块blk中的奇数虚设字线wlddo0及wlddo1。晶体管tr_cgdo2及tr_cgdo3作为开关发挥功能，该开关用于通
过区块解码器29b1使来自信号线cgdo2及cgdo3的信号导通或断开。
[0136]
信号线sgo1经由晶体管tr_sgo1连接于各区块blk中的选择栅极线sgd1。晶体管tr_sgo1作为开关发挥功能，该开关用于通过区块解码器29b1使来自信号线sgo1的信号导通或断开。
[0137]
信号线sgo2经由晶体管tr_sgo2连接于各区块blk中的选择栅极线sgd3。晶体管tr_sgo1作为开关发挥功能，该开关用于通过区块解码器29b1使来自信号线sgo2的信号导通或断开。
[0138]
图16是用于说明本实施方式的电压产生电路27与偶数侧驱动器28a的电连接的示意图。
[0139]
后述作为电压的vpgm、vpass、vsgd1及vsgd2例如分别由电压产生电路27内的第1电荷泵电路27a、第2电荷泵电路27b、第3电荷泵电路27c及第4电荷泵电路27d产生。而且，vpgm、vpass、vsgd1及vsgd2分别由偶数侧驱动器28a内的第1调节器电路28a1、第2调节器电路28a2、第3调节器电路28a3及第4调节器电路28a4保存。其后，将vpgm、vpass、vsgd1及vsgd2适当相加，供给至cge0
…
cge7。
[0140]
图17是用来说明本实施方式的电压产生电路27与奇数侧驱动器28b的电连接的示意图。
[0141]
vpgm、vpass、vsgd1及vsgd2分别由奇数侧驱动器28b内的第1调节器电路28b1、第2调节器电路28b2、第3调节器电路28b3及第4调节器电路28b4保存。其后，将vpgm、vpass、vsgd1及vsgd2适当相加，供给至信号线cgo0
…
cgo7。
[0142]
图18是表示第1比较实施方式的半导体存储装置向选择晶体管st及存储单元晶体管mt施加电压的方法的示意图。
[0143]
此处，对1根存储器柱mp内设置着2根nand串50e及50o的半导体存储装置进行考察。此处考察的半导体存储装置中，未设置虚设晶体管dt。
[0144]
图18中，示出了2根存储器柱mp，分别具有2根nand串50e及50o。此处，在各存储器柱mp内的nand串50e的选择晶体管st1的栅极连接着共通的选择栅极线sgd，在各存储器柱mp内的nand串50o的选择晶体管st1的栅极连接着共通的选择栅极线sgd。另外，在各存储器柱mp内的nand串50e的存储单元晶体管mt7的栅极连接着共通的字线wl7e，在各存储器柱mp内的nand串50o的存储单元晶体管mt7的栅极连接着共通的字线wl7o。同样地，在各存储器柱mp内的nand串50e的存储单元晶体管mt6的栅极连接着共通的字线wl6e，在各存储器柱mp内的nand串50o的存储单元晶体管mt6的栅极连接着共通的字线wl6o。
[0145]
此处，考察连接于被施加0v的位线bl的nand串50e。换言之，考察连接于“被选择的位线bl”的nand串50e。在该情况下，从选择栅极线sgd对选择晶体管st1的栅极施加vsgd，从位线bl对选择晶体管st1的漏极(或源极)施加0v。由此，选择晶体管st1导通。vsgd为高于vss的电压。vsgd例如为2.5v。vss例如为接地电压。vss例如为0v。然而，vsgd及vss并不特别限定于此。另外，从字线wle7对存储单元晶体管mt7的栅极施加vpgm。vpgm例如为20v。由此，存储单元晶体管mt7被施加高电场，被写入“0”数据。另一方面，从字线wle6对存储单元晶体管mt6的栅极施加vpass。vpass例如为10v。因此，存储单元晶体管mt6未被施加高电场，不进行数据的写入。分别从字线wle5～wle0对存储单元晶体管mt5至mt0也施加vpass，图18中未示出。存储单元晶体管mt5至mt0也不进行数据的写入。换言之，连接于“被选择的位线bl”的
nand串50e中，仅对与被选择的字线wle7对应的存储单元晶体管mt7写入“0”数据。
[0146]
其次，考察连接于被施加vddsa的位线bl的nand串50e。换言之，考察连接于“非选择位线bl”的nand串50e。在该情况下，从选择栅极线sgd对选择晶体管st1的栅极施加vsgd，从位线bl对选择晶体管st1的漏极(或源极)施加vddsa。由此，选择晶体管st1断开。也就是说，在对被选择的共通的选择栅极线sgd施加电压vsgd的情况下，vddsa为使选择晶体管st1断开的电压。反过来说，电压vsgd是根据位线bl被施加的电压来使选择晶体管st1导通或断开的电压。vddsa例如为2.5v。然而，vddsa并不特别限定于此。如上所述，各存储器柱mp内的nand串50e连接着共通的选择栅极线sgd、共通的字线wle7及共通的字线wle6。因此，连接于“非选择位线bl”的nand串50e中，选择晶体管st1的栅极、存储单元晶体管mt7的栅极及存储单元晶体管mt6的栅极也分别被施加vsgd、vpgm及vpass。此处，对于被施加vddsa的非选择位线bl所连接的nand串50e，要求选择晶体管st1断开。然而，存储单元晶体管mt7与选择晶体管st1邻接。在邻接于选择晶体管st1的存储单元晶体管mt的栅极被施加像vpgm那样比较高的电压的情况下，nand串50e的选择晶体管st1中，靠近存储单元晶体管mt7一侧的通道的电位有时会过渡性地升高至vpgm。在该情况下，连接于“非选择位线bl”的nand串50e的选择晶体管st1可能会因为选择晶体管st1的耐压极限而无法顺利断开。另外，选择晶体管st1的通道电位会因gidl(gate-induced drain leakage，栅诱导漏极泄漏)而降低，可能导致连接于“非选择位线bl”的nand串50e内的存储单元晶体管mt发生误写入。换言之，在对连接于“被选择的位线bl”的nand串50e中的最上层的字线(wle7)所连接的存储单元晶体管mt7进行写入时，连接于“非选择位线bl”的nand串50e中的选择晶体管st1及对应的字线(wle7)所连接的存储单元晶体管mt7可能会产生意外的动作。
[0147]
图19是表示第2比较实施方式的半导体存储装置向选择晶体管及存储单元晶体管施加电压的方法的示意图。此处，考察在1根存储器柱mp内设置着2根nand串50e及50o的半导体存储装置。被施加0v的位线bl与设置于同一存储器柱mp内的2根nand串50e及50o连接。被施加vddsa的位线bl也与设置于同一存储器柱mp内的2根nand串50e及50o连接。另外，各nand串50e及50o中，在选择晶体管st1与存储单元晶体管mt7之间设置着虚设晶体管dt2及dt3。
[0148]
以如下情况为例进行说明：在各存储器柱mp中，对与所选择的字线wle7对应的nand串50e的存储单元晶体管mt7进行数据的写入。首先，考察连接于被施加0v的位线bl的nand串50e。从选择栅极线sgd对选择晶体管st1的栅极施加vsgd，因此选择晶体管st1导通。通过在该状态下从所选择的字线wle7对存储单元晶体管mt7施加vpgm来写入数据。另外，对虚设晶体管dt2的栅极施加vpass，对虚设晶体管dt3的栅极施加vsgd。此处，例如vpgm＞vpass＞vsgd＞0v。与图18的例子不同，与选择晶体管st1邻接配置有虚设晶体管dt3。对邻接于选择晶体管st1的虚设晶体管dt3的栅极施加vsgd。因此，第2比较实施方式中，选择晶体管st1靠近虚设晶体管dt3一侧的通道的电位不容易变高。由此，能够抑制gidl的发生。进而，因为对邻接于虚设晶体管dt3的虚设晶体管dt2的栅极施加vpass，所以选择晶体管st1与存储单元晶体管mt7之间的电位变化平缓。由此，能够避免选择晶体管st1被施加超过耐压极限的电压。
[0149]
其次，考察连接于被施加vddsa的位线bl的nand串50e。对连接于被施加vddsa的位线bl的nand串50e的选择晶体管st1的栅极也施加电压vsgd。另外，对存储单元晶体管mt7施
加vpgm。但是，对虚设晶体管dt2的栅被施加vpass，对虚设晶体管dt3的栅被施加vsgd。因此，与连接于被施加0v的位线bl的nand串50e同样地，能够抑制gidl的发生。另外，能够避免选择晶体管st1被施加超过耐压极限的电压。
[0150]
图20是表示本实施方式的半导体存储装置的选择晶体管st及存储单元晶体管mt施加电压的方法的示意图。所述第1比较实施方式及第2比较实施方式中，考察如下情况：对于nand串50e及nand串50o中的虚设晶体管dt2及dt3，对栅极施加同一电压。然而，本实施方式中，对于nand串50e及nand串50o中的虚设晶体管dt2及dt3施加不同的电压。
[0151]
图20(a)所示的示意图中，位线bl被施加0v。从选择栅极线sgd(第1选择栅极线的一例)对nand串50e的选择晶体管st1的栅极施加vsgd。使用选择栅极线sgd(第2选择栅极线sgd的一例)对nand串50o的选择晶体管st1的栅极施加0v。从虚设字线(最上层的第1虚设字线的一例)对nand串50e的虚设晶体管dt3的栅极施加vsgd。从虚设字线(最上层的第2虚设字线的一例)对nand串50o的虚设晶体管dt3的栅极施加vsgd/2。从虚设字线(最下层的第1虚设字线的一例)对nand串50e的虚设晶体管dt2的栅极施加vpass。从虚设字线(最下层的第2虚设字线的一例)对nand串50o的虚设晶体管dt2的栅极施加vsgd。从字线(最上层的第1字线的一例)对nand串50e的存储单元晶体管mt7的栅极施加vpgm。从字线(最上层的第2字线的一例)对nand串50o的存储单元晶体管mt7的栅极施加vpass。
[0152]
也就是说，未成为写入对象的nand串50o中，虚设晶体管dt3的栅极被施加的电压为vsgd/2，比图19所示的情况(vsgd)进一步变低。因此，未成为写入对象的nand串50o中的选择晶体管st1靠近虚设晶体管dt3一侧的通道的电位与图19的第2比较实施方式相比进一步变小。因此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。由此，能够提供可靠性提升的半导体存储装置。
[0153]
图20(b)所示的示意图中，使用选择栅极线sgd(第3选择栅极线的一例)对nand串50e的选择晶体管st的栅极施加0v。另外，使用选择栅极线sgd(第4选择栅极线的一例)对nand串50o的选择晶体管st的栅极施加0v。此外，图20(b)所示的nand串50e的选择晶体管st1与图20(a)所示的nand串50e的选择晶体管st1分别连接于不同的选择栅极线。也就是说，图20(a)所示的nand串50e与图20(b)所示的nand串50e分别属于不同的串组件。另外，图20(b)所示的nand串50o的选择晶体管st1与图20(a)所示的nand串50o的选择晶体管st1分别连接于不同的选择栅极线。也就是说，图20(a)所示的nand串50o与图20(b)所示的nand串50o分别属于不同的串组件。其它方面与图20(a)所示的示意图相同。在该情况下，未成为写入对象的nand串50o的虚设晶体管dt3的栅极被施加的电压也是vsgd/2。因此，未成为写入对象的nand串50o中的选择晶体管st1靠近虚设晶体管dt3一侧的通道的电位与图19的第2比较实施方式相比进一步变小。因此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0154]
图20(c)所示的示意图中，对位线bl施加vddsa。图20(c)所示的nand串50e的选择晶体管st1与图20(a)所示的nand串50e的选择晶体管st1连接于共通的选择栅极线(第1选择栅极线)。也就是说，图20(a)所示的nand串50e与图20(c)所示的nand串50e属于同一串组件。另外，图20(c)所示的nand串50o的选择晶体管st1与图20(a)所示的nand串50o的选择晶
体管st1连接于共通的选择栅极线(第2选择栅极线)。也就是说，图20(a)所示的nand串50o与图20(c)所示的nand串50o属于同一串组件。因此，除位线bl的电压外，其它与图20(a)所示的示意图相同。在该情况下，未成为写入对象的nand串50o的虚设晶体管dt3的栅极被施加的电压也是vsgd/2。因此，未成为写入对象的nand串50o中的选择晶体管st1靠近虚设晶体管dt3一侧的通道的电位与图19的第2比较实施方式相比进一步变小。因此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0155]
图20(d)所示的示意图中，对位线bl施加vddsa。图20(d)所示的nand串50e的选择晶体管st1与图20(b)所示的nand串50e的选择晶体管st1连接于共通的选择栅极线(第3选择栅极线)。也就是说，图20(b)所示的nand串50e与图20(d)所示的nand串50e属于同一串组件。另外，图20(d)所示的nand串50o的选择晶体管st1与图20(b)所示的nand串50o的选择晶体管st1连接于共通的选择栅极线(第4选择栅极线)。也就是说，图20(b)所示的nand串50o与图20(d)所示的nand串50o属于同一串组件。因此，除位线bl的电压外，其它与图20(b)所示的示意图相同。在该情况下，未成为写入对象的nand串50o的虚设晶体管dt3的栅极被施加的电压也是vsgd/2。因此，未成为写入对象的nand串50o中的选择晶体管st1靠近虚设晶体管dt3一侧的通道的电位与图19的第2比较实施方式相比进一步变小。因此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0156]
图21是示意性地表示比较实施方式的半导体存储装置中，经由选择栅极线对存储器柱mp(邻接的2个nand串)内的选择晶体管施加的电压、以及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。此处，设为图5所示的存储器柱mp3中具有选择栅极线sgd0的nand串50e的存储单元晶体管mt7为写入对象。
[0157]
首先，设为在时间t1至t2之间，选择栅极线sgd0(sgde sel)、虚设字线wldde1、虚设字线wldde0、选择栅极线sgd2(sgde usel)、选择栅极线sgd1及选择栅极线sgd3(sgdo usel)、选择栅极线sgse、选择栅极线sgso、字线wle7(wle sel)、字线wle0～字线wle6(wle usel)、wlo0～wlo7(wlo usel)、虚设字线wldde0、虚设字线wldde1、位线bl1(inhibit bl)及位线bl0(program bl)的电压为vss。
[0158]
在时间t2，对选择栅极线sgd0(sgde sel)、虚设字线wldde1、虚设字线wlddo1、选择栅极线sgd2(sgde usel)、选择栅极线sgd1及选择栅极线sgd3(sgdo usel)施加预充电电压vsgpch。另外，对字线wle7(wle sel)、字线wle0～字线wle6(wle usel)、wlo0～wlo7(wlo usel)、虚设字线wldde0及虚设字线wlddo0施加预充电电压vchpch。预充电电压vsgpch及vchpch例如高于vss。
[0159]
在时间t3，对位线bl1(inhibit bl)施加vddsa。
[0160]
在时间t4，使对选择栅极线sgd0(sgde sel)、虚设字线wldde1、虚设字线wlddo1、选择栅极线sgd2(sgde usel)、选择栅极线sgd1及选择栅极线sgd3(sgdo usel)施加的预充电电压vsgpch恢复到vss。另外，使对字线wle7(wle sel)、字线wle0～字线wle6(wle usel)、wlo0～wlo7(wlo usel)、虚设字线wldde0及虚设字线wlddo0施加的预充电电压vchpch恢复到vss。
[0161]
在时间t5，对选择栅极线sgd0(sgde sel)、虚设字线wldde1及虚设字线wlddo1施
加vsg。另外，对字线wle7(wle sel)、字线wle0～字线wle6(wle usel)、wlo0～wlo7(wlo usel)、虚设字线wldde0及虚设字线wlddo0施加vpass。进而，在时间t6，对字线wle7(wle sel)施加vpgm。
[0162]
在时间t7，对选择栅极线sgd0(sgde sel)、虚设字线wldde1、虚设字线wlddo1、字线wle7(wle sel)、字线wle0～字线wle6(wle usel)、wlo0～wlo7(wlo usel)、虚设字线wldde0及虚设字线wlddo0施加vss。
[0163]
在图21所示的实施方式的情况下，如上所述，存储器柱mp3中具有选择栅极线sgd0的nand串50e的存储单元晶体管mt7成为写入对象。另一方面，存储器柱mp0、存储器柱mp1及存储器柱mp2的nand串50e的存储单元晶体管mt7的栅极也被施加vpgm。然而，它们并不是写入对象。
[0164]
图22是示意性地表示本实施方式的半导体存储装置中，经由选择栅极线对存储器柱(邻接的2个nand串)内的选择晶体管施加的电压、以及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。此处，设为虚设字线wldde1被施加的电压与虚设字线wlddo1被施加的电压互不相同。另外，设为虚设字线wldde0被施加的电压与虚设字线wlddo0被施加的电压互不相同。
[0165]
虚设字线wldde1及虚设字线wllde0被施加的电压与图21所示的半导体存储装置的情况相同。另一方面，虚设字线wlddo1在时间t5被施加低于vsg的vsg/2。另外，虚设字线wlddo0在时间t5被施加低于vpass的vsg。由此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0166]
(第2实施方式)
[0167]
图23是示意性地表示本实施方式的半导体存储装置中，经由选择栅极线对选择晶体管施加的电压、以及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。本实施方式表示连接于最上层的字线wl(wle7)以外的字线的存储单元晶体管mt成为写入对象时半导体存储装置的动作。具体来说，表示连接于存储器柱mp3内的nand串50e的字线wle1的存储单元晶体管mt1成为写入对象时的动作。此外，图23中记载的电压与时间t6下施加的电压对应。
[0168]
对虚设字线wlddo1施加vsg。对虚设字线wldde1、wldde0及wlddo1施加vpass/2。对wle1施加vpgm。另一方面，对字线wle0、字线wle2～wle7、wlo0～wlo7施加vpass。
[0169]
本实施方式的半导体存储装置中，虚设字线wlddo1与虚设字线wldde1被施加的电压不同。另外，虚设字线wlddo0与虚设字线wldde0被施加的电压不同。由此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0170]
(第3实施方式)
[0171]
图24是示意性地表示本实施方式的半导体存储装置中，经由选择栅极线对选择晶体管施加的电压、以及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。本实施方式表示连接于最上层的字线wl(wle7)的存储单元晶体管mt7成为写入对象时半导体存储装置的动作。具体来说，表示连接于存储器柱mp3内的nand串50e的字线wle7的存储单元晶体管mt7成为写入对象时的动作。此外，图24中记载的电压与时间t6下施加的电
压对应。
[0172]
对虚设字线wlddo1施加(1/3)vpass。对虚设字线wlddo0施加(2/3)vpass。对虚设字线wldde1施加(1/2)(vpass)。对虚设字线wldde0施加vpass。对wle7施加vpgm。另一方面，对字线wle0～wle6、wlo0～wlo7施加vpass。
[0173]
本实施方式的半导体存储装置中，虚设字线wlddo1与虚设字线wldde1被施加的电压不同。另外，虚设字线wlddo0与虚设字线wldde0被施加的电压不同。由此，能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0174]
(第4实施方式)
[0175]
图25是针对本实施方式的半导体存储装置，示意性地表示经由选择栅极线对选择晶体管施加的电压、以及经由字线及虚设字线对存储器柱内的存储单元晶体管施加的电压的图。本实施方式表示连接于最上层的字线wl(wle7)的存储单元晶体管mt7成为写入对象时半导体存储装置的动作。具体来说，表示连接于存储器柱mp3内的nand串50e的字线wle7的存储单元晶体管mt7成为写入对象时的动作。另外，本实施方式的半导体存储装置中，各nand串50设置着4片虚设字线wld。此外，图25中记载的电压对应于时间t6下施加的电压。
[0176]
对虚设字线wlddo3施加(1/5)vpass。对虚设字线wlddo2施加(2/5)vpass。对虚设字线wlddo1施加(3/5)vpass。对虚设字线wlddo0施加(4/5)vpass。对虚设字线wldde3施加(2/4)(vpass)。对虚设字线wldde2施加(2/4)(vpass)。对虚设字线wldde1施加(3/4)(vpass)。对虚设字线wldde0施加(4/4)(vpass)。
[0177]
本实施方式的半导体存储装置中，也能在够未成为写入对象的nand串50o中，更确实地抑制gidl的发生。另外，能够更确实地避免选择晶体管st1被施加超过耐压极限的电压。因此能够提供可靠性提升的半导体存储装置。
[0178]
对本发明的若干实施方式及实施例进行了说明，但这些实施方式及实施例是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及它们的变化包含在发明的范围及主旨内，同样包含在权利要求书所记载的发明及与其均等的范围内。
[0179]
[符号的说明]
[0180]
1半导体存储装置
[0181]
2存储器控制器
[0182]
3存储器系统
[0183]
10配线层
[0184]
11配线层
[0185]
12配线层
[0186]
13源极线层
[0187]
16接触插塞
[0188]
17接触插塞
[0189]
18金属配线层
[0190]
19接触插塞
[0191]
20金属配线层
[0192]
21存储单元阵列
[0193]
22输入输出电路
[0194]
23逻辑控制电路
[0195]
24定序仪
[0196]
25寄存器
[0197]
26就绪/忙碌控制电路
[0198]
27电压产生电路
[0199]
27a第1电荷泵电路
[0200]
27b第2电荷泵电路
[0201]
27c第3电荷泵电路
[0202]
27d第4电荷泵电路
[0203]
28驱动器组
[0204]
28a偶数侧驱动器
[0205]
28a1第1调节器电路
[0206]
28a2第2调节器电路
[0207]
28a3第3调节器电路
[0208]
28a4第4调节器电路
[0209]
28b奇数侧驱动器
[0210]
28b1第1调节器电路
[0211]
28b2第2调节器电路
[0212]
28b3第3调节器电路
[0213]
28b4第4调节器电路
[0214]
29行解码器
[0215]
29a行解码器
[0216]
29b行解码器
[0217]
30感测放大器
[0218]
31半导体层
[0219]
32绝缘层
[0220]
33绝缘层
[0221]
34绝缘层
[0222]
35alo层
[0223]
36阻隔金属层
[0224]
37绝缘层
[0225]
40半导体层
[0226]
41绝缘层
[0227]
42导电层
[0228]
43绝缘层
[0229]
45alo层
[0230]
46绝缘层
[0231]
47阻隔金属层
[0232]
48绝缘层
[0233]
50nand串
[0234]
70感测放大器
[0235]
71输入输出用垫群
[0236]
72逻辑控制用垫群
[0237]
bl位线
[0238]
blk区块
[0239]
c结合容量
[0240]
cen芯片使能信号
[0241]
cg信号线
[0242]
cle指令锁存使能信号
[0243]
cmd指令
[0244]
dat数据
[0245]
dq信号
[0246]
su串组件
[0247]
mp同一存储器柱
[0248]
mt存储单元晶体管
[0249]
r抵抗成分
[0250]
ren读出使能信号
[0251]
sg信号线
[0252]
sgd选择栅极线
[0253]
sgs选择栅极线
[0254]
sl源极线
[0255]
sl狭缝
[0256]
st选择晶体管
[0257]
sts状态信息
[0258]
wld虚设字线
[0259]
wle偶数字线
[0260]
wlo奇数字线
[0261]
wpn写入保护信号。