eFuse存储单元和eFuse系统的制作方法

efuse存储单元和efuse系统
技术领域
1.本公开的实施例总体涉及半导体器件领域，并且更具体地涉及一种efuse存储单元和efuse系统。


背景技术：

2.efuse(电可编程熔丝)属于一次性编程（one time program, otp）的存储器，其相对于fuse（熔丝）和激光熔丝等其他otp存储器而言，具有占用面积小、工艺兼容性好、不需要额外的设备辅助熔断等优点，因此得到了越来越广泛的应用。
3.在传统的efuse存储单元中，efuse的数据读出和数据保存都需要消耗电流。然而，在深亚微米工艺条件下，芯片的功耗设计要求却越来越高，因此降低otp电路的功耗非常必要。


技术实现要素：

4.针对上述问题，本公开提供了一种efuse存储单元和efuse系统，使得能够降低硬件功耗，并简化电路结构。
5.根据本公开的第一方面，提供了一种efuse存储单元，包括efuse电阻、参考电阻、第一输入电路和锁存电路，所述efuse电阻如果未烧断则具有第一电阻值，如果烧断则具有大于所述第一电阻值的第二电阻值；所述参考电阻的电阻值在所述第一电阻值和所述第二电阻值之间；所述第一输入电路包括用于接收重置信号的第一输入端，并且被配置成如果所述重置信号为低电平信号，则允许第一电流流经所述efuse电阻，并允许第二电流流经所述参考电阻，所述第一电流和所述第二电流分别与所述efuse电阻和所述参考电阻的阻值成反比，并且所述第一输入电路还被配置成如果所述重置信号为第一脉冲信号，则触发所述锁存电路刷新输出；所述锁存电路包括第一输出端和第二输出端，并且被配置成在被触发之后，取决于所述第一电流和第二电流之间的大小关系而将所述第一输出端的第一输出信号维持在高电平或低电平，并将所述第二输出端的第二输出信号维持在与所述第一输出信号相反的电平。
6.根据本公开的第二方面，提供了一种efuse系统，包括时序逻辑电路、efuse存储阵列以及输出采样电路，所述efuese存储阵列包括多个efuse存储单元，所述多个efuse存储单元为如权利要求1 到10中的任一项所述的efuse存储单元；每一时序逻辑电路都包括重置信号发生电路，所述重置信号发生电路的输出端与相应的efuse存储单元的第一输入端连接，以为所述efuse存储单元生成第一脉冲信号；所述输出采样电路与每一efuse存储单元的所述第一输出端和所述第二输出端连接，以对每一efuse存储单元的第一输出信号和第二输出信号之间的差值进行采样。
7.在一些实施例中，如果所述efuse电阻未烧断，则所述第一电流大于所述第二电流，并且如果所述efuse电阻烧断，则所述第二电流大于所述第一电流。
8.在一些实施例中，所述锁存电路被配置为在被触发之后，如果所述efuse电阻未烧
断，则将所述第一输出端的第一输出信号刷新并维持在高电平，而将所述第二输出端的第二输出信号刷新并维持在低电平，并且如果所述efuse电阻烧断，则将所述第一输出端的第一输出信号刷新并维持在低电平，而将所述第二输出端的第二输出信号刷新并维持在高电平。
9.在一些实施例中，还包括第二输入电路，所述第二输入电路包括用于接收烧写使能信号的第二输入端，并且所述第二输入电路被配置成如果所述烧写使能信号为第二脉冲信号，则允许将所述efuse电阻烧断。
10.在一些实施例中，所述第二输入电路包括第一nmos器件（m1），其中所述第一nmos器件的栅极连接所述第二输入端，所述第一nmos器件的源极接地，所述第一nmos器件的漏极与所述efuse电阻的第二端连接。
11.在一些实施例中，所述第一输入电路包括第二nmos器件和第三nmos器件，所述第二nmos器件和第三nmos器件的栅极均连接所述第一输入端，所述第二nmos器件和所述第三nmos器件的源极均接地，并且所述第二nmos器件的漏极连接所述第一输出端，所述第三nmos器件的漏极连接所述第二输出端。
12.在一些实施例中，所述第一输入电路还包括第四pmos器件和第五pmos器件，其中所述第四pmos器件和所述第五pmos器件的栅极均连接所述第一输入端，所述第四pmos器件和所述第五pmos器件的源极都连接电源电压，并且所述第四pmos器件的漏极连接所述efuse电阻的第一端，所述第四pmos器件的漏极连接所述参考电阻的第一端。
13.在一些实施例中，所述锁存电路包括第六pmos器件、第七pmos器件、第八nmos器件和第九nmos器件，其中所述第六pmos器件和所述第八nmos器件的栅极均连接所述第二输出端，所述第六pmos器件和所述第八nmos器件的漏极均连接所述第一输出端，所述第六pmos器件的源极连接所述efuse电阻的第二端，所述第八nmos器件的源极接地，所述第七pmos器件和所述第九nmos器件的栅极均连接所述第一输出端，所述第七pmos器件和所述第九nmos器件的漏极均连接所述第二输出端，所述第七pmos器件的源极连接所述参考电阻的第二端，所述第九nmos器件的源极接地。
14.在一些实施例中，所述第一脉冲信号的脉宽在0.5ns和4ns之间。
15.在一些实施例中，所述第二脉冲信号的脉宽在5
µ
s和500
µ
s之间。
16.在一些实施例中，每一时序逻辑电路时序逻辑还包括烧写使能信号发生电路，所述烧写使能信号发生电路的输出端与相应的efuse存储单元的第二输入端连接，以为所述efuse存储单元生成第二脉冲信号。
17.应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
18.结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标注表示相同或相似的元素。
19.图1示出了传统efuse存储单元100的结构示意图。
20.图2示出了图1所示的传统efuse存储单元100的工作时序图。
21.图3示出了根据本公开的实施例的efuse存储单元300的结构示意图。
22.图4示出了图3所示的efuse存储单元300的工作时序图。
23.图5示出了根据本公开的实施例的efuse系统500的示意图。
24.图6示出了根据本公开的实施例的时序逻辑电路600的示意图。
具体实施方式
25.以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
26.在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
27.如上所述，在传统的efuse存储单元中，efuse的数据读出和数据保存都需要消耗电流。然而，在深亚微米工艺条件下，芯片的功耗设计要求却越来越高，因此降低otp电路的功耗非常必要。
28.为了至少部分地解决上述问题以及其他潜在问题中的一个或者多个，本公开的示例实施例提出了一种efuse存储单元，包括efuse电阻、参考电阻、第一输入电路和锁存电路，所述efuse电阻如果未烧断则具有第一电阻值，如果烧断则具有大于所述第一电阻值的第二电阻值；所述参考电阻的电阻值在所述第一电阻值和所述第二电阻值之间；所述第一输入电路包括用于接收重置信号的第一输入端，并且被配置成如果所述重置信号为低电平信号，则允许第一电流流经所述efuse电阻，并允许第二电流流经所述参考电阻，所述第一电流和所述第二电流分别与所述efuse电阻和所述参考电阻的阻值成反比，并且所述第一输入电路还被配置成如果所述重置信号为第一脉冲信号，则触发所述锁存电路刷新输出；所述锁存电路包括第一输出端和第二输出端，并且被配置成在被触发之后，取决于所述第一电流和第二电流之间的大小关系而将所述第一输出端的第一输出信号维持在高电平或低电平，并将所述第二输出端的第二输出信号维持在与所述第一输出信号相反的电平。以此方式，能够降低硬件功耗，并简化电路结构。
29.图1示出了传统efuse存储单元100的结构示意图，并且图2示出了图1所示的传统efuse存储单元100的工作时序图。如图1 所示，该传统的efuse存储单元100包括efuse电阻、nmos器件m、第一电流源101、第二电流源102、输出采样电路103和开关104。应了解，efuse电阻在烧断前后的电阻值不同，其在未烧断的情况下具有第一电阻值，而在烧断的情况下具有大于该第一电阻值的第二电阻值，通常第一电阻值小于160欧姆，第二电阻值大于或等于10000欧姆。通常而言，当有烧写电流（例如，约10ma）经过efuse电阻达9微秒至200微秒的时间时，则可认为该efuse电阻被烧断。efuse电阻在烧断前后的电阻值的变化可以作为电路修调的变量存在。在efuse存储单元100中，如果efuse电阻没有被烧断，该efuse存储单元的输出信号out设为高电平即“1”，如果efuse电阻被烧断，则该efuse存储单元的输出信号out设为低电平即“0”。
30.在efuse存储单元100中，nmos器件m在烧写使能信号burn_en为脉冲信号的情况下导通，从而允许烧写电流（约10ma）流经efuse电阻，进而实现对efuse电阻的烧写。第一电流源101用于产生例如约20
µ
a的电流，旨使得在efuse电阻没有烧断的情况下，该efuse电阻上有约20
µ
a的电流流过，这使得节点c处的电压（即，nmos器件m的漏端电压）为高电平。然而，第一电流源101的20
µ
a的电流的存在不仅会使得在efuse电阻没有烧断的情况下节点c处的电压为高电平，而且还会使得该efuse电阻被烧断的情况下，节点c处也为高电平。因此，在efuse存储单元100中，还需包括第二电流源102，并且还须利用重置信号reset对开关104进行控制。第二电流源102用于产生例如约400
µ
a的电流，旨在使得在efuse电阻被烧断的情况下，节点c处的电压可变为低电平。具体地，如图2中的系统上电和刷新输出阶段所示，在efuse电阻未被烧断的情况下，如果重置信号reset为脉冲信号从而将开关104闭合，则有400
µ
a-20
µ
a的电流流过经烧断的efuse电阻，由于未经烧断的efuse电阻的阻值较低（即efuse电阻两端的电压较低），因此节点c的电压仍为高电平。另外，如图2的烧写后刷新输出阶段所示，在efuse电阻已被烧断的情况下，如果重置信号reset为脉冲信号从而将开关104闭合，则也有400
µ
a-20
µ
a的电流流过经烧断的efuse电阻，由于经烧断的efuse电阻的阻值较高（即efuse电阻两端的电压较高），因此节点c的电压变为低电平。输出采样电路103可基于寄存器来实现，其在重置信号reset将开关104闭合时触发，以对节点c处的电压进行采样，从而使得efuse存储单元100的输出信号out能够保持为高电平或低电平。
31.由此可知，这种传统的efuse存储单元100需要一直消耗20
µ
a的电流，在并且在重置信号reset为脉冲信号的状态下，还需要消耗400
µ
a的下拉电流，因此其综合功耗较高。而且，efuse存储单元100还需要包括第一电流源和第二电流源（其通常被实现为镜像电流源），其在实际电路中所占用的面积较大，尤其是在efuse系统中如果每个efuse存储单元都配备这样的电流源，则会导致efuse系统的面积非常大。另外，为了设计这些电流输入，还需要消耗额外的电路硬件（例如，输出采样电路103），因此成本也较高。此外，在efuse存储单元100中，输出信号out并不能持续维持，一旦出现扰动就需要重新利用重置信号reset来对其进行刷新。另一方面，由于efuse电阻烧断后的电阻值并非精确等于10000欧姆，因此当电源电压vdd发生变化时，还有可能被错误地将节点c处的电压采样为vdd。
32.图3示出了根据本公开的实施例的efuse存储单元300的结构示意图，该efuse存储单元300可克服以上传统efuse存储单元100所存在的各个缺点。
33.如图3所示，efuse存储单元300可包括efuse电阻301、参考电阻rref 302、第一输入电路303和锁存电路304。
34.efuse电阻301如果未烧断则具有第一电阻值，如果烧断则具有大于第一电阻值的第二电阻值。如前面所提到的，通常第一电阻值小于160欧姆，第二电阻值大于或等于10000欧姆。通常而言，当有烧写电流（例如，约10ma）经过efuse电阻301达9微秒至200微秒的时间时，则可认为该efuse电阻301被烧断。
35.在本公开中，为了能够实现efuse电阻301的烧断，efuse存储单元300还可包括第二输入电路305，其用于触发对efuse电阻301的烧写，例如通过允许在efuse电阻305上施加烧写电流来将efuse电阻烧断。第二输入电路305可包括用于接收烧写使能信号burn_en的第二输入端。第二输入电路305被配置成如果烧写使能信号burn_en为第二脉冲信号，则允许将efuse电阻305烧断。第二脉冲信号的脉宽可在5
µ
s和500
µ
s之间，例如可被选为10
µ
s，以
便确保对efuse电阻的烧写时间不会因为太短而未将efuse电阻烧断，也不会因为太长而使得烧写前后的电阻值之间的差异不够明显。在如图3所示的实施例中，第二输入电路305包括第一nmos器件m1，该第一nmos器件m1的栅极连接该第二输入端，第一nmos器件m1的源极接地，并且第一nmos器件的漏极与efuse电阻的第二端连接。在图3中，当burn_en为第二脉冲信号并且reset为低电平时，m1和m4均导通，这时有烧写电流流经该efuse电阻301，从而可实现对efuse电阻的烧写。
36.参考电阻rref 302的电阻值在以上第一电阻值和第二电阻值之间，其可例如为1600欧姆。
37.第一输入电路303包括用于接收重置信号reset的第一输入端。该第一输入电路303被配置成如果重置信号reset为低电平信号，则允许第一电流流经efuse电阻301，并允许第二电流流经参考电阻rref 302。例如，在一些实施例中，如图3所示，第一输入电路303包括第四pmos器件m4和第五pmos器件m5，其中第四pmos器件m4和第五pmos器件m5的栅极均连接第一输入端，第四pmos器件m4和第五pmos器件m5的源极都连接电源电压vdd，并且第四pmos器件的漏极连接efuse电阻301的第一端，第四pmos器件m4的漏极连接参考电阻rref的第一端。 根据该实施例，当reset为低电平信号时，m4和m5均导通，由此允许第一电流经过efuse电阻301，该第一电流约为vdd/efuse电阻的电阻值，并允许第二电流经过参考电阻rref，该第二电流约为vdd/参考电阻rref的电阻值。由此可见，第一电流和第二电流分别与efuse电阻和参考电阻的电阻值成反比。由于efuse电阻301未烧断时的第一电阻值小于烧断时的第二电阻值，因此如果efuse电阻301未烧断，第一电流大于第二电流，如果efuse电阻301烧断，第二电流大于第一电流。
38.在本公开中，第一输入电路303还被配置成如果重置信号reset为第一脉冲信号，则触发锁存电路302刷新输出。第一脉冲信号的脉宽可在0.5ns和4ns之间，在实际使用中由于第一脉冲信号越小功耗越小，因此第一脉冲信号的脉宽选的越小越好，例如仅作为示例可选为2ns。例如，在如图3所示的实施例中，第一输入电路303可包括第二nmos器件m2和第三nmos器件m3，第二nmos器件m2和第三nmos器件m3的栅极均连接第一输入端，第二nmos器件m2和第三nmos器件m3的源极均接地，并且第二nmos器件m2的漏极连接第一输出端outp，第三nmos器件m3的漏极连接第二输出端outn。根据该实施例，如果重置信号reset为第一脉冲信号，m4和m5均截止，而m2和m3导通，由此触发锁存电路304改变其输出状态。
39.锁存电路304包括第一输出端和第二输出端。例如在图3所示的实施例中，第一输出端可用于输出输出信号outp（为了便于描述，此后将第一输出端称为第一输出端outp），第二输出端可用于输出输出信号outn（为了便于描述，此后将第二输出端称为第二输出端outn）。锁存电路304被配置成在被触发之后，取决于第一电流和第二电流之间的大小关系而将第一输出信号outp刷新并维持在高电平或低电平，并将第二输出信号outn刷新并维持在与第一输出信号outp相反的电平。例如，在图3的实施例中，锁存电路可包括第六pmos器件m6、第七pmos器件m7、第八nmos器件m8和第九nmos器件m9，其中第六pmos器件m6和第八nmos器件m9的栅极均连接第二输出端outn，第六pmos器件m6和第八nmos器件m8的漏极均连接第一输出端outp，第六pmos器件的源极连接efuse电阻301的第二端，第八nmos器件m8的源极接地，第七pmos器件m7和第九nmos器件m9的栅极均连接第一输出端outp，第七pmos器件m7和第九nmos器件m9的漏极均连接第二输出端outn，第七pmos器件m7的源极连接参考电
阻302的第二端，第九nmos器件m9的源极接地。在这些实施例中，锁存电路304在被触发之后，如果efuse电阻301未烧断，则由于efuse电阻301的阻值小于参考电阻rref 302的电阻值，使得流经efuse电阻301的第一电流大于流经参考电阻rref 302的第二电流，从而使得第一输出端outp跟随节点a处的高电平电压更快，由此将第一输出端的第一输出信号outp刷新并维持在高电平，并将第二输出端的第二输出信号outn刷新并维持在相反的低电平。另一方面，如果efuse电阻301烧断，则由于efuse电阻301的电阻值大于参考电阻rref 302的电阻值，使得流经efuse电阻301的第一电流小于流经参考电阻rref 302的第二电流，从而使得第二输出端outn跟随节点b处的高电平电压更快，由此将第二输出端的第二输出信号outn刷新并维持在高电平，而将第一输出端的第一输出信号outp刷新并维持在相反的低电平。
40.图4示出了图3所示的efuse存储单元300的工作时序图。
41.在如图4所示的系统上电阶段期间，第一输出信号outp和第二输出信号outn均可为电源电压vdd和接地电压gnd之一，但是无法确定其实际究竟为vdd还是gnd，因此在图4中用双交叉符号“xx”标识出，以表示相应信号当前处于不定态输出状态。
42.在如图4所示的刷新输出阶段期间，efuse电阻301尚未烧断，因此这时efuse电阻301的阻值小于参考电阻rref 302的电阻值。在重置信号reset利用第一脉冲信号触发了锁存电路304并重新回到低电平之后，由于流经efuse电阻301的第一电流大于流经参考电阻rref 302的第二电流，因此第一输出端outp跟随节点a处的高电平电压更快，由此锁存电路304将第一输出端的第一输出信号outp刷新并维持在高电平，并将第二输出端的第二输出信号outn刷新并维持在相反的低电平。
43.在如图4所示的efuse烧写阶段期间，烧写使能信号burn_en接收到脉宽在5
µ
s和500
µ
s之间的第二脉冲信号，由此促使efuse电阻301被烧断。
44.在如图4所示的烧写后刷新阶段期间，efuse电阻301已烧断，因此这时efuse电阻301的阻值大于参考电阻rref 302的电阻值。在重置信号reset利用第一脉冲信号触发了锁存电路304并重新回到低电平之后，由于流经efuse电阻301的第一电流小于流经参考电阻rref 302的第二电流，因此第二输出端outn跟随节点b处的高电平电压更快，由此锁存电路304将第二输出端的第二输出信号outn刷新并维持在高电平，并将第一输出端的第一输出信号outp刷新并维持在相反的低电平。
45.如图4所示，当efuse电阻经烧写之后，如果系统断电之后再次上电，在经重置信号reset信号刷新之后，第二输出端的第二输出信号outn仍可保持为高电平，并且第一输出信号outp仍可保持为低电平。
46.基于图4可知，在efuse存储单元300中，静态电流为0。例如，在刷新输出阶段期间，重置信号reset从第一脉冲信号重新变为低电平后，m4、m5导通，因此节点a和节点b处的电源均为vdd。在该阶段期间，由于重置信号reset为0，因此m2和m3不导通电流到gnd。另外，由于在该阶段期间burn_en=0，因此m1也不导通电流到gnd。此外，由于在该阶段期间outp=vdd, 因此m9导通，m7不导通，从而没有电流从节点b流到gnd。另一方面，由于在该阶段期间outn=0，因此m7导通，m9不导通，从而也没有静态电流从节点a流到gnd。由此可见，在该阶段期间，没有电流从vdd到达gnd，因此静态功耗为0。类似地，可以确定在烧写后刷新输出阶段期间也没有静态电流从vdd到达gnd，因此静态功耗也为0。
47.由此可知，通过采用上述手段，本公开能够使得efuse存储单元的静态电流保持接近为0，从而使得efuse存储单元的静态功耗大大降低，进而使得整个单元的硬件功耗大大减小。而且，通过采用以上手段，使得无需配备专门的电流源来维持电流，也无需配备寄存器之类的额外电路硬件来读出数据，而仅需利用多个mos器件就能实现，由于mos器件的电流导通能力要求不高，而且面积也明显小于电流源，因此简化了efuse存储单元的结构，降低了实现成本。此外，本方案由于利用锁存电路来保持并读出数据，因此可靠性也更高。
48.图5示出了根据本公开的实施例的efuse系统500的示意图。如图5所示，该efuse系统500包括多个时序逻辑电路501、efuse存储阵列502以及输出采样电路503。
49.efuese存储阵列502包括多个efuse存储单元，这些efuse存储单元可以是前面结合图3所描述的efuse存储单元300，也可以是基于本公开的方案开发的其他efuse存储单元。
50.输出采样电路503与每一efuse存储单元的第一输出端和第二输出端连接，以对每一efuse存储单元的第一输出信号和第二输出信号之间的差值进行采样。
51.每一时序逻辑电路501用于分别根据向其提供的第一控制信号和第二控制信号产生重置信号reset以及烧写使能信号burn_en，以便实现对与其连接的相应efuse存储单元的烧写和输出刷新。
52.图6示出了根据本公开的实施例的时序逻辑电路600的示意图。在如图6所示的实施例中，时序逻辑电路600（即，如图5所示的时序逻辑电路501）包括重置信号发生电路601，该重置信号发生电路601的输出端与相应efuse存储单元的第一输入端连接，以为该efuse存储单元生成第一脉冲信号。如图6所示，重置信号发生电路601可包括延迟电路、反相器（例如，与非门）和与门。该延迟电路可用于在第一控制信号产生上升沿的时候，产生一个超短脉冲输出信号，即前面提到的脉宽在0.5ns和4ns之间的第一脉冲信号。该延迟电路可使用各种已知的延迟电路的实现方式来实现。例如在一些实施例中，该延迟电路可通过cmos管和/或bjt管实现，诸如可通过pmos管和nmos管来实现。
53.如图6所示，时序逻辑电路600还可包括烧写使能信号发生电路602，烧写使能信号发生电路602的输出端与相应efuse存储单元的第二输入端连接，以为该efuse存储单元生成第二脉冲信号。在如图6所示的实施例中，该烧写使能信号发生电路602由缓冲电路实现，经过第二控制信号的转换，可以将烧写控制控制信号转换为burn_en信号。在一些实施例中，通过按顺序为各个时序逻辑电路600提供第二控制信号，可控制这些时序逻辑电路按顺序逐个比特地向efuse存储阵列502中的各个efuse存储单元输入烧写使能信号，从而可以降低efuse系统整体的一次性电流。例如，如果一次性烧写10比特的信号，则将要在10
µ
s的时间消耗超过100ma的电流，这对于电路版图的要求较高。然而，在本公开中，通过逐次烧写的电流，使得可以将电流消耗始终控制在10ma左右，从而不会对efuse系统的供电模块造成过大的负担。
54.在本公开中，由于每个efuse存储单元的硬件消耗相对传统较小，因此可在efuse系统中集成更多的efuse存储单元，从而可以进一步节约成本。
55.以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨
在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。