可抑制编程干扰的flash型FPGA的配置控制电路的制作方法

可抑制编程干扰的flash型fpga的配置控制电路
技术领域
1.本技术涉及flash型fpga领域，尤其是一种可抑制编程干扰的flash型fpga的配置控制电路。


背景技术：

2.flash型fpga是基于可重复配置的flash型存储技术，通过重新下载编程，完成电路逻辑的配置，可以实现用户不同的功能，相比于常规的sram型可编程逻辑器件具有掉电信息不丢失、上电启动快、外围电路简洁、开发周期短等优点，逐渐成为可编程逻辑器件的新趋势。
3.flash型fpga在设计时与sram型可编程逻辑器件类似，需要按照用户设计进行布局布线和时序分析等操作，最终得到满足时序要求的设计结果。但是在按照设计结果制作flash型fpga的过程中，对flash开关施加高压执行编程操作时会对之前已经编程好的flash开关产生影响，导致在先编程好的flash开关的阈值电压发生漂移，增加了flash开关传递信号的延迟。导致原本满足时序要求的设计结果在制作完成后实际不再满足时序要求，使电路的工作频率下降。


技术实现要素：

4.本技术人针对上述问题及技术需求，提出了一种可抑制编程干扰的flash型fpga的配置控制电路，本技术的技术方案如下：
5.一种可抑制编程干扰的flash型fpga的配置控制电路，该配置控制电路包括字线电路、位线电路和编程选择电路；
6.字线电路包括若干个字线通道，每个字线通道分别对应存储阵列的一行，并用于给对应行内的各个flash存储单元提供字线电压；
7.位线电路包括若干个位线通道，每个位线通道分别对应存储阵列的一列，并用于通过编程选择电路给对应列内的各个flash存储单元提供位线电压；
8.在对位于目标行、目标列的flash存储单元执行编程操作时，通过目标行对应的字线通道提供编程字线电压，通过目标列对应的位线通道提供编程位线电压，通过编程选择电路控制编程位线电压与目标列中位于目标行的flash存储单元的位线电压获取端之间的通路导通、而与目标列中其他行的flash存储单元的位线电压获取端之间的通路断开。
9.其进一步的技术方案为，编程选择电路包括若干个选择通道和若干个选择管，每个选择管对应一个flash存储单元，选择管的漏极连接对应的flash存储单元的位线电压获取端，同一列的各个flash存储单元连接的选择管的源极均相连并连接所在列对应的位线通道；每个选择通道分别对应存储阵列的一行，同一行的各个flash存储单元连接的选择管的栅极均相连并连接所在行对应的选择通道；
10.编程选择电路通过目标行对应的选择通道输出有效电平的选择电压、通过其他行对应的选择通道输出无效电平的选择电压。
11.其进一步的技术方案为，每个选择通道包括第一编程开关管、上拉选择开关管、第二编程开关管和下拉选择开关管，电源电压vdd、上拉选择开关管、第一编程开关管、第二编程开关管和下拉选择开关管以及负高压lv1依次相连，第一编程开关管和第二编程开关管的公共端引出用于连接对应行的各个flash存储单元连接的选择管的栅极；
12.第二编程开关管受控于编程操作信号，第一编程开关管受控于编程操作信号的互补信号，上拉选择开关管和下拉选择开关管均受控于选通触发信号；
13.当对flash型fpga执行编程操作时，编程操作信号为有效电平、所有选择通道中的第二编程开关管导通、所有选择通道中的第一编程开关管导通；
14.目标行对应的选择通道中的选通触发信号为有效电平、当前选择通道中的下拉选择开关管导通、当前选择通道中的上拉选择开关管关断，当前选择通道输出负高压lv1给目标行的flash存储单元连接的选择管的栅极控制其导通；
15.其他行对应的选择通道中的选通触发信号为无效电平、选择通道中的上拉选择开关管导通、选择通道中的下拉选择开关管关断，其他各个选择通道均输出电源电压vdd给对应各行的flash存储单元连接的选择管的栅极控制其关断。
16.其进一步的技术方案为，每个选择通道中还包括擦除读取开关管，第一编程开关管和第二编程开关管的公共端通过擦除读取开关管接地，擦除读取开关管受控于擦除读取信号；
17.当对flash型fpga执行编程操作时，编程操作信号为有效电平、擦除读取信号为无效电平；当flash型fpga执行擦除操作或数据读取操作时，编程操作信号为无效电平、所有选择通道中的第二编程开关管关断、所有选择通道中的第一编程开关管关断；擦除读取信号为有效电平、所有选择通道中擦除读取开关管导通，所有选择通道均输出0v。
18.其进一步的技术方案为，上拉选择开关管包括pmos管p9，下拉选择开关管包括nmos管n13，p9的源极连接电源电压vdd，p9的漏极连接第一编程开关管，p9的栅极连接选通触发信号addr；第二编程开关管连接n13的漏极，n13的源极连接至负高压lv1，n13的栅极连接addr信号；
19.目标行对应的选择通道中的addr信号为有效电平、其他行对应的选择通道中的addr信号为无效电平。
20.其进一步的技术方案为，flash型fpga包括若干个配置控制电路，且每个配置控制电路对应连接flash型fpga中一个bank内的存储阵列；
21.每个选择通道中还包括第一bank选择管和第二bank选择管，第一bank选择管连接在电源电压vdd和选择通道的输出端之间，第二bank选择管连接在选择通道的输出端与负高压lv1之间；
22.在对一个bank内的存储阵列执行配置操作时，bank内的配置控制电路获取到的bank信号为有效电平，bank内的所有选择通道中的第一bank选择管和第二bank选择管均导通。
23.本技术的有益技术效果是：
24.本技术公开了一种可抑制编程干扰的flash型fpga的配置控制电路，该配置控制电路相比于常规的配置控制电路增加了编程选择电路，利用编程选择电路可以在编程时将bl电压与非选择行的flash存储单元之间的通路断开，从而避免高压的编程位线电压作用
在未选中的flash存储单元上，抑制了因此而产生的编程干扰，通过牺牲部分芯片面积，可以提高flash存储单元编程后阈值电压分布的一致性，避免flash存储单元的阈值电压发生漂移，避免编程过程带来的额外延迟，确保了flash存储单元作为信号开关使用传递信号延迟的精确性，适合高性能和高资源使用率的flash型fpga。
附图说明
25.图1是常规结构的flash型fpga内部的存储阵列及配置控制电路的结构示意图。
26.图2是flash存储单元的另一种结构图。
27.图3是本技术一个实施例中的flash型fpga内部的存储阵列及配置控制电路的结构示意图。
28.图4是一个实施例中选择通道的电路结构图。
29.图5是另一个实施例中选择通道的电路结构图。
30.图6是一个实施例中flash存储单元与配置控制电路的电路连接图。
具体实施方式
31.下面结合附图对本技术的具体实施方式做进一步说明。
32.请参考图1所示的结构图，在常规的flash型fpga包含的存储阵列和配置控制电路中，以存储阵列包括p行、q列的flash存储单元为例，字线电路通过字线wl《1》～wl《p》连接第一行至第p行的flash存储单元，位线电路通过位线bl《1》～bl《q》连接第一列至第q列的flash存储单元的位线电压获取端，位线电路还通过bln《1》～bln《q》连接第一列至第q列的flash存储单元的bln端。衬底电路连接各个flash存储单元的衬底sub。数据读取电路连接至各个flash存储单元的位线电压获取端。
33.在图1所示的常规的包含常规的配置控制电路的flash型fpga中，位线电路直接给各个flash存储单元提供位线电压bl，当按照从第一行至最后一行的顺序执行编程操作时，对每一行的flash存储单元执行编程操作时，位线通道提供的位线电压bl都会作用在同一列的所有flash存储单元上。在执行编程操作时，位线电压bl为高压电压，其作用在已经编程好的flash存储单元上时会带来编程干扰，导致在先编程好的flash开关的阈值电压发生漂移。比如在对第一列的每个flash存储单元执行编程操作时，位线电路都会通过位线bl《1》在该列的p个flash存储单元施加高压，则在对第一列第二行的flash存储单元执行编程操作时，会对第一列第一行的已经编程好的flash存储单元产生编程干扰。同样，在对第一列第三行的flash存储单元执行编程操作时，会对第一列第一行以及第一列第二行的已经编程好的flash存储单元产生编程干扰，以此类推。
34.在上述图1所示的结构，每个flash存储单元可以如图1所示为单管结构，flash存储单元的漏极作为位线电压获取端连接bl，flash存储单元的源极连接bln，flash存储单元的栅极连接字线电路，flash存储单元的衬底连接衬底电路。或者，每个flash存储单元可以如图2所示采用双管结构，flash存储单元包括编程管t1和开关管t2，编程管t1和开关管t2的浮栅相连并作为开关单元的控制栅cg连接字线电路。编程管t1的源极作为位线电压获取端连接位线电压bl，编程管t1的漏极连接bln。衬底连接至衬底电位电路。开关管t2的源极和漏极一个作为信号输入端signal_in、另一个作为信号输出端signal_out，可以实现双向
通信。
35.为了抑制编程干扰，本技术的配置控制电路在配置控制电路的基础上进行优化，在常规的配置控制电路中增加了编程选择电路。包含本技术的配置控制电路的flash型fpga中存储阵列同样包括若干个flash存储单元，与常规结构类似，flash存储单元可以如图1采用单管结构，也可以如图2采用双管结构。配置控制电路除了包括常规的字线电路、位线电路、衬底电路和数据读取电路之外，还包括编程选择电路。配置控制电路用于对存储阵列中的flash存储单元执行配置操作，包括编程操作、擦除操作和数据读取操作。
36.字线电路与flash存储单元的连接方式与常规方法类似，字线电路包括若干个字线通道，每个字线通道分别对应存储阵列的一行，并用于给对应行内的各个flash存储单元提供字线电压。在执行不同的配置操作时，字线电压的电压值不同。衬底电路和数据读取电路与存储阵列的连接方式也与常规相同，本技术不再赘述。
37.位线电路包括若干个位线通道，每个位线通道分别对应存储阵列的一列，并用于给对应列内的各个flash存储单元提供位线电压bl。在执行不同的配置操作时，位线电压bl的电压值不同。位线电路与flash存储单元的连接方式与常规方法不同，每个位线通道不再通过bl直接连接所在列的各个flash存储单元，而是通过编程选择电路给对应列内的各个flash存储单元提供位线电压。位线通道给各个flash存储单元提供的bln与常规的类似，本技术不再赘述。
38.在对存储阵列执行编程操作的过程中，依次选中flash存储单元执行编程操作，当对选中的位于目标行、目标列的flash存储单元执行编程操作时，通过目标行对应的字线通道提供编程字线电压，通过目标列对应的位线通道提供编程位线电压，编程字线电压和编程位线电压即分别为编程所需的字线电压和位线电压。通过编程选择电路控制编程位线电压与目标列中位于目标行的flash存储单元的位线电压获取端之间的通路导通、而与目标列中其他行的flash存储单元的位线电压获取端之间的通路断开。
39.比如同样对于图1这种存储阵列，当对第5行、第6列的flash存储单元执行编程操作时，字线通道5通过wl《5》向第5行所有flash存储单元提供编程字线电压，位线通道6通过bl《6》输出编程位线电压。在图1所示的常规结构中，该编程位线电压会作用在第6列的全部p个flash存储单元上，对第6列的前4行已经编程好的flash存储单元产生编程干扰。而在本技术的结构中，编程选择电路控制编程位线电压与第6列中第5行的flash存储单元的位线电压获取端之间的通路导通、使得该编程位线电压可以正常输出给第5行、第6列的flash存储单元。但是编程选择电路控制编程位线电压与目标列中其他行的flash存储单元之间的通路断开，使得编程位线电压不会输出给第6列其他各行的flash存储单元。也即执行编程操作时的高压不会作用在无需执行编程操作的各行flash存储单元上，从而可以抑制编程干扰。
40.本技术这种利用编程选择电路来控制选中行和非选中行的flash存储单元的bl电压以抑制编程干扰的方法可以适用于p型flash存储单元，也可以适用于n型flash存储单元，但是n型flash存储单元是栅极加正电压导通，编程时选中行的栅极加高电压，非选中行的栅极加低电压刚好关闭了flash存储单元，所以不会形成沟道电流，编程干扰相对比较小。而p型flash存储单元则不一样，非选中行的flash存储单元加低电压会形成沟道电流，p型沟通电流形成沟道热空穴，沟道热空穴诱导热电子，有可能导致少量的热电子注入到浮
栅中，干扰就比较大。因此出于整个可编程逻辑器件的芯片面积和性能平衡考虑，一般n型flash存储单元可以不考虑增加编程选择电路，但是p型flash存储单元受上述编程干扰影响较为明显，因此增加编程选择电路的优点更为显著，所以本技术以flash存储单元为p型flash存储单元进行说明。
41.为了实现上述功能，该编程选择电路包括若干个选择通道和若干个选择管t0，每个选择管t0对应一个flash存储单元，选择管t0的漏极连接对应的flash存储单元的位线电压获取端，同一列的各个flash存储单元连接的选择管t0的源极均相连并连接所在列对应的位线通道的bl。每个选择通道分别对应存储阵列的一行，同一行的各个flash存储单元连接的选择管的栅极均相连并连接所在行对应的选择通道。比如图3中，第一列的各个flash存储单元所连接的选择管t0的源极均相连并连接位线通道bl《1》，选择通道1连接第一行的各个flash存储单元所连接的选择管t0的栅极sg。当对位于目标行、目标列的flash存储单元执行编程操作时，编程选择电路通过目标行对应的选择通道输出有效电平的选择电压、通过其他行对应的选择通道输出无效电平的选择电压。
42.请参考图4，其示出了单个flash存储单元的连接结构，图4未示出衬底电路和数据读取电路。每个选择通道包括第一编程开关管、上拉选择开关管、第二编程开关管和下拉选择开关管，这些开关管均可以采用pmos或nmos管实现，第二编程开关管受控于编程操作信号program，第一编程开关管受控于编程操作信号的互补信号program_b，上拉选择开关管和下拉选择开关管均受控于选通触发信号addr。基于编程操作信号program和选通触发信号addr均高电平有效为基础，第一编程管采用pmos管p10、上拉选择开关管采用pmos管p9、第二编程开关管采用nmos管n12、下拉选择开关管采用nmos管n13，如图4所示，电源电压vdd、上拉选择开关管p9、第一编程开关管p10、第二编程开关管n12和下拉选择开关管n13以及负高压lv1依次相连，第一编程开关管p10和第二编程开关管n12的公共端引出用于连接对应行的各个flash存储单元连接的选择管t0的栅极sg。
43.则基于图4，当对flash型fpga执行编程操作时，编程操作信号program为有效电平、所有选择通道中的第二编程开关管n12均导通、所有选择通道中的第一编程开关管p10均导通。
44.目标行对应的选择通道中的选通触发信号addr为有效电平、当前选择通道中的下拉选择开关管n13导通、当前选择通道中的上拉选择开关管p9关断，形成lv1、n13、n12的通路，当前选择通道输出负高压lv1给目标行的flash存储单元连接的选择管t0的栅极sg，使得目标行的flash存储单元连接的选择管t0导通。其他行对应的选择通道中的选通触发信号addr为无效电平、选择通道中的上拉选择开关管p9导通、选择通道中的下拉选择开关管n13关断，则其他各个选择通道均形成vdd、p9、p10的通路，输出电源电压vdd给对应各行的flash存储单元连接的选择管t0的栅极sg，使得其他行的flash存储单元连接的选择管t0关断。
45.具体的，上拉选择开关管包括pmos管p9，下拉选择开关管包括nmos管n13，p9的源极连接电源电压vdd，p9的漏极连接第一编程开关管，p9的栅极连接选通触发信号addr；第二编程开关管连接n13的漏极，n13的源极连接至负高压lv1，n13的栅极连接addr信号。目标行对应的选择通道中的addr信号为有效电平、其他行对应的选择通道中的addr信号为无效电平。
46.进一步的，在实际应用时，flash型fpga包括若干个bank，每个bank内包含存储阵列，则flash型fpga中包括若干个本技术的配置控制电路，每个配置控制电路对应连接一个bank内的存储阵列。则如图5所示，每个选择通道中还包括第一bank选择管和第二bank选择管，第一bank选择管连接在电源电压vdd和选择通道的输出端之间，第二bank选择管连接在选择通道的输出端与负高压lv1之间。以bank信号高电平有效为例，如图5所示，第一bank选择管采用pmos管p8实现，第二bank选择管采用nmos管n14实现，n14受控于bank信号，p8受控于bank_b信号。则在对一个bank内的存储阵列进行配置时，该bank内的配置控制电路获取到的bank信号为有效电平，该bank内的所有选择通道中的第一bank选择n14管和第二bank选择管p8均导通。从而可以形成lv1、n14、n13、n12的通路或vdd、p8、p9、p10的通路。
47.如图4和5所示，每个选择通道中还包括擦除读取开关管，图4和5以该擦除读取开关管以nmos管n15实现为例。第一编程开关管p10和第二编程开关管n12的公共端通过擦除读取开关管n15接地，擦除读取开关管n15受控于擦除读取信号erase||read。当对flash型fpga执行编程操作时，编程操作信号program为有效电平、擦除读取信号erase||read为无效电平。当flash型fpga执行擦除操作或数据读取操作时，编程操作信号program为无效电平、擦除读取信号erase||read为有效电平。此时，所有选择通道中的第二编程开关管n12关断、所有选择通道中的第一编程开关管p10关断。所有选择通道中擦除读取开关管n15导通，所有选择通道均输出0v。从而可以实现擦除操作或数据读取操作。
48.图6示出了的一个实施例中，单个flash存储单元与配置控制电路的具体连接示意图，本技术以erase＝1表示erase信号为高电平，以program＝0表示program信号为低电平，program和program_b为互补信号，即program＝-program_b，其余表示方式类似，且下列均采用这一表达方式。而且对于各个pmos管，当其栅端的信号为“0”时表示该pmos管导通、栅端的信号为“1”时表示该pmos管关闭。对于各个nmos管，当其栅端的信号为“1”时表示该nmos管导通、栅端的信号为“0”时表示该nmos管关闭。配置控制电路对flash存储单元执行的配置操作方式如下：
49.一、对全部flash存储单元执行擦除操作时
50.执行擦除操作的bank中的所有配置控制电路中的erase＝bank＝1，erase||read＝1，program＝read＝0，program||read＝0，全部的addr＝1。
51.(1)对于字线通道，hv0＝+1.5v，lv0＝-10.0v，此时字线通道中n3、n4和n5形成通路，字线通道的输出cg＝lv0的信号也即-10.0v。
52.(2)对于选择通道，vdd＝+1.5v，lv1＝0v，此时选择通道中n15形成通路，选择通道输出sg＝gnd的信号也即0v。
53.(3)对于衬底通道，hv1＝+8.0v，vdd＝+1.5v。此时p11导通，p11和n16关断，衬底通道的输出sub＝hv1的信号即+8.0v。
54.(4)对于位线通道，hv1＝+8.0v、lv2＝0v，lv3＝0v，此时p4和p5导通，位线通道的输出信号bl和bln＝hv1的信号即+8.0v。
55.(5)对于数据读取通道，由于read＝0，n17不导通。
56.二、在执行编程操作时：
57.执行编程操作的bank中的所有配置控制电路中的program＝bank＝1，erase||read＝0，erase＝read＝0，program||read＝0。
58.1、目标行的flash存储单元的addr＝1；
59.(1)对于字线通道，hv0＝+9.5v，lv0＝-2.5v，此时p0、p1和p2形成通路，该字线通道的输出cg＝hv0的信号即+9.5v。
60.(2)对于选择通道，vdd＝+1.5v，lv1＝-9.0v，此时选择通道中n12、n13和n14形成通路，选择通道输出sg＝lv1也即-9.0v。
61.(3)对于衬底通道，hv1＝+1.5v，vdd＝+1.5v，此时n16导通，p11和p12都关断，则衬底通道的输出sub信号接地即0v。
62.(4)对于位线通道，hv1＝+1.5v，lv2＝-0.9v，lv3＝-8.0v。则此时n8导通，位线通道的输出bln＝lv2即-0.9v；且此时n9、n10和n11形成通路，位线通道的输出bl＝lv3即-8.0v。
63.(5)对于数据读取通道，由于read＝0，n17不导通。
64.2、其他行未选中的flash存储单元的addr＝0；
65.(1)对于字线通道，hv0＝+9.5v，lv0＝-2.5v，此时n0、n1和n2形成通路，该字线通道的输出cg＝lv0的信号即-2.5v。
66.(2)对于选择通道，vdd＝+1.5v，lv1＝-9.0v，此时选择通道中p8、p9和p10形成通路，选择通道输出sg＝vdd也即+1.5v。
67.(3)对于衬底通道，hv2＝+1.5v，vdd＝+1.5v，此时n16导通，p11和p12都关断，则衬底通道的输出sub信号接地即0v。
68.(4)对于位线通道，hv1＝+1.5v，lv2＝-0.9v，lv3＝-8.0v。则此时n8导通，位线通道的输出bln＝lv2即-0.9v；且此时n9、n10和n11形成通路，位线通道的输出bl＝lv3即-8.0v。
69.(5)对于数据读取通道，由于read＝0，n17不导通。
70.三、在执行数据读取操作时：
71.执行读取操作的bank中的所有配置控制电路中的read＝bank＝1，erase||read＝1，prg||read＝1，program＝0，erase＝0；
72.1、目标行的flash存储单元的addr＝1；
73.(1)对于字线通道，hv0＝+5.0v，lv0＝lv1＝0v，此时n3、n4和n6形成通路，字线通道的输出信号cg接地信号即0v。
74.(2)对于选择通道，vdd＝+1.5v，lv1＝0v，此时选择通道中n15形成通路，选择通道输出sg接地信号即0v。
75.(3)对于衬底通道，hv1＝1.5v，vdd＝+1.5v，此时p12导通，p11和n16都关闭，衬底通道的输出sub＝vdd的信号即+1.5v。
76.(4)对于位线通道，hv1＝+1.5v，lv2＝0v，lv3＝0v。此时位线通道中n9、n17导通，p_flash存储单元中的t0管的漏端与bl相连，通过n9、n17输送到位线通道的数据读取端并输送给相应的数据读取通道。另外n7导通，因此bln信号接地信号即0v。
77.(5)对于数据读取通道，由于此时read＝1，因此n17导通，数据读取通道连接对应的位线通道的数据读取端获取相应的p_flash存储单元的电流。当对应的p_flash存储单元导通时，数据读取通道中第十八nmos管n18的栅端会变高，高于第二基准电压vref1，电压比较器cmp的输出端也即数据输出端data_out输出高电平。当对应的p_flash存储单元关闭
时，数据读取通道中第十八nmos管n18的栅端会变低，低于第二基准电压vref1，电压比较器cmp的输出端也即数据输出端data_out输出低电平，从而实现对p_flash存储单元的读取。
78.2、其他行未选中的flash存储单元的addr＝0；
79.字线通道中，hv0＝+5.0v，lv0＝lv1＝0v，此时p0、p1和p3形成通路，字线通道的输出sg＝hv1的信号即+5.0v。
80.其余选择通道、衬底通道、位线通道和数据读取通道的信号情况与上述选中情况下的相同，由于字线通道未将flash存储单元选中，因此不会执行对flash存储单元的读取。
81.综上所述，配置控制电路在执行编程操作、擦除操作和数据读取操作时，flash存储单元的各个连接端的电压如下表所示，下表中执行擦除操作时flash存储单元的控制栅极cg定义为最大值-10.0v，位线电压bl定义为最大值8.0v，bln电压定义为最大值8.0v，衬底电压(sub)定义为最大值8.0v。执行编程操作时flash存储单元的控制栅极cg定义为最大值9.5v，选择管t0的栅极sg定义为最大值-9.0v，位线电压bl定义为最大值-8.0v。
[0082][0083]
以上所述的仅是本技术的优选实施方式，本技术不限于以上实施例。可以理解，本领域技术人员在不脱离本技术的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本技术的保护范围之内。