一种占空比调节器的制作方法

1.本发明涉及半导体设备领域，并且更具体地，本发明涉及一种占空比调节器。


背景技术：

2.对于一些半导体设备，可能存在调节占空比的需求。在一些情况下可能只希望调节上升沿，而下降沿保持不变。
3.例如，作为示例，对于ddr5而言，可以根据jedec(固态电子协会)jesd79-5a规范标准的第4.41章节对双向数据控制引脚(dqs)内部时钟占空比进行调节。然而，占空比调节可能会影响tdqsck时序，这是不期望看到的。


技术实现要素：

4.本发明涉及一种占空比调节器，包括：数量为n的占空比预调节pre_dca电路，每个pre_dca电路并联地设置在延时锁相环dll电路中，并且被配置用于加宽n相输入信号的相应相的高电平部分；以及数量为m的占空比调节dca电路，每个dca电路并联地设置在所述dll电路中并耦合到对应的pre_dca电路，并且每个dca电路被配置用于：接收来自对应的pre_dca电路的信号，以及进一步调节从对应的pre_dca电路输出的信号的占空比。
5.如上所述的占空比调节器，所述输入信号为脉冲信号，其中，每个pre_dca电路被配置用于加宽n相输入信号的相应相的高电平部分包括：使n相脉冲信号的相应相的下降沿延时第一量，作为默认状态；其中，每个dca电路被配置成用于调节从对应的pre_dca电路输出的信号的占空比包括：使从对应的pre_dca电路输出的信号的上升沿延时第二量，以使信号的高电平部分缩短，其中，每个dca电路的默认设置为使所述第二量等于所述第一量，以补偿所述pre_dca电路对信号的加宽。
6.如上所述的占空比调节器，dca电路包括用于n相输入信号的第一相的第一dca电路，其中所述dll电路在锁定之后使得从所述第一dca电路输出的第一信号的上升沿重新与所述dll电路的时钟信号的上升沿对齐，此时从所述第一dca电路输出的信号的下降沿也重新与所述dll电路的时钟信号的下降沿对齐；并且从第二dca至第m dca电路输出的信号的相应相基于与所述第一相的固定相位关系分别移动与所述第一信号相同的量。
7.如上所述的占空比调节器，所述第二dca至第m dca电路中的每个dca进一步被配置用于：在dll锁定之后，分别根据接收到的控制信号，进一步改变从对应的pre_dca接收到的信号的占空比。
8.如上所述的占空比调节器，所述第二dca至第m dca电路中的每个dca能够被配置用于：通过调节从对应的pre_dca接收到的信号的上升沿，来改变信号的占空比，其中调节上升沿包括使上升沿推迟、使上升沿提前、或不改变上升沿中的一项或多项。
9.如上所述的占空比调节器，每个dca电路能够根据各自接收到的控制信号独立地调节从对应的pre_dca接收到的信号的占空比。
10.如上所述的占空比调节器，n等于m。
11.如上所述的占空比调节器，每个pre_dca电路包括反相器、延时部件、或非门，其中在每个pre_dca电路中：所述或非门的第一输入是原始输入脉冲的相应相，第二输入是经过所述pre_dca电路的延时部件的原始输入脉冲的相应相；并且其中每个dca电路包括反相器、延时部件、与非门，其中在每个dca电路中：所述与非门的第一输入是来自对应的pre_dca电路的输入脉冲，第二输入是来自对应的pre_dca电路的并且经过dca电路的延时部件的输入脉冲。
12.如上所述的占空比调节器，所述占空比调节器包括用于ddr5四相双向数据控制引脚dqs内部时钟的占空比调节器，并且n和m为4。
13.如上所述的占空比调节器，每个pre_dca电路的延时部件包括14个延时单元，每个pre_dca电路被配置用于：通过启用14个延时单元中的7个延时单元，来将输入信号的高电平部分在下降沿处被加宽固定的7个步，作为默认设置。
14.如上所述的占空比调节器，所述占空比调节器被配置用于使用相应的模式寄存器来指定相应的dca电路的占空比调节，其中：使用模式寄存器mr43 op[2:0]来指定第二dca对第二相进行占空比调节的步，并使用mr43 op[3]来指定步的正负号或者负号，并且步包括-7至+7共14个步；使用模式寄存器mr43 op[6:4]来指定第三dca对第三相进行占空比调节的步，并使用mr43 op[7]来指定步的正负号或者负号，并且步包括-7至+7共14个步；使用模式寄存器mr44 op[2:0]来指定第四dca对第四相进行占空比调节的步，并使用mr44 op[3]来指定步的正负号或者负号，并且步包括-7至+7共14个步，并且每一个pre_dca电路和每一个dca电路的延时部件包括14个并联的且各自的状态可独立调整的延时单元，所述14个步通过利用并联的14个延时单元的不同状态组合来实现，其中每个延时单元的状态包括“1”或“0”，每个延时单元的状态“1”指示产生延时的有效状态，状态“0”指示不产生延时的无效状态。
[0015]
如上所述的占空比调节器，每个dca电路被配置用于调节从所述pre_dca电路输出的信号相应相的高电平部分包括：执行用于缩短从对应的pre_dca电路输出的相应相的高电平的7个步，作为默认设置，以补偿pre_dca电路中用于加宽的7个步，其中该默认设置包括将14个dca电路中的延时部件中的7个延时部件设置为状态1，使得从所述相应dca电路输出的相应相的上升沿被延迟7个步。
[0016]
如上所述的占空比调节器，所述第二dca、第三dca和第四dca中的每一个dca的默认设置对应于“步＝0”的状态，并且所述第二dca、第三dca和第四dca中的每一个dca能够被配置用于：通过将从对应的pre_dca接收到的信号的上升沿调节-7至+7步来改变信号的占空比，其中步+1至+7分别对应于14个延迟单元中的8至14个延时单元设置为状态1，并且步-1至-7分别对应于14个延迟单元中的6至0个延时单元设置为状态1。
[0017]
如上所述的占空比调节器，所述延时单元为电容器，所述电容器为与非门、或者或非门，包括2个pmos和2个nmos。
[0018]
如上所述的占空比调节器，每个步的调节范围为2ps-4ps，14个步总的调节范围为28ps-56ps。
[0019]
如上所述的占空比调节器，所述dll电路包括除频器，所述除频器被配置用于将四相输入信号分成相邻的相位之间相差π/2的第一相、第二相、第三相和第四相。
[0020]
本发明还涉及一种延时锁相环dll电路，所述dll电路包括如以上任一项所述的占
空比调节器。
附图说明
[0021]
为了进一步阐明本发明的各实施例，将参考附图来呈现本发明的各实施例的更具体的描述。应当理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对本发明所要求保护范围的限制。
[0022]
此外，应当理解，附图中示出了各个部件的主要连接关系，而非所有连接关系。并且，出于解释本发明技术方案的原因，附图示出了示例性部件。实际应用中可以包括更多或更少的部件。
[0023]
图1是四相信号占空比调节的示意图；
[0024]
图2是示出占空比调节的范围和步的示意图；
[0025]
图3a是用于增加信号占空比的占空比调节电路及其时序图；
[0026]
图3b是用于减少信号占空比的占空比调节电路及其时序图；
[0027]
图4a是占空比预调节(pre_dca)电路及其时序图；
[0028]
图4b是占空比调节(dca)电路及其时序图；
[0029]
图5a-5c是用于占空比调节的延时部件的非限制性示例；
[0030]
图6a-6b是包括pre_dca电路和dca电路的dll(延时锁相环)电路的示意图及pre_dca电路和dca电路输出信号的时序图；并且
[0031]
图7是dca电路的示意图及多相信号的各个相的模式寄存器位与用于占空比调节的步与延时部件状态之间的对应关系示意图。
具体实施方式
[0032]
下面的详细描述参照附图进行。附图以例示方式示出可实践所要求保护的主题的特定实施例。应当理解，以下具体实施例出于阐释的目的旨在对典型示例作出具体描述，但不应被理解成对本发明的限制；本领域技术人员在充分理解本发明精神主旨的前提下，可对所公开实施例作出适当的修改和调整，而不背离本发明所要求保护的主题的精神和范围。
[0033]
在以下的详细描述中，阐述了众多具体细节以便提供对各个所描述的实施例的透彻理解。然而，对本领域的普通技术人员将显而易见的是，无需这些具体细节就可实践所描述的各种实施例。除非另外定义，否则在本文中所使用的技术和科学术语应具有与本公开所属领域的普通技术人员所通常理解的相同含义。
[0034]
本技术的说明书和权利要求书中的术语“第一”、“第二”等并不意味着任何顺序、数量或重要性，而是仅用于区分不同的组件或特征。实施例是示例性的实现或示例。说明书中对“实施例”、“一个实施例”、“一些实施例”、“各种实施例”或“其他实施例”的引用意味着结合实施例描述的特定特征、构造或特性包括在本技术的至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、或“一些实施例”的各种出现并不一定都指代相同的实施例。来自一个实施例的元素或方面可与另一实施例的元素或方面组合。
[0035]
本发明的技术方案涉及一种占空比调节器，包括：数量为n的占空比预调节pre_dca电路，每个pre_dca电路可以并联地设置在延时锁相环dll电路中，并且可以被配置用于
加宽n相输入信号的相应相的高电平部分；以及数量为m的占空比调节dca电路，每个dca电路可以并联地设置在所述dll电路中并耦合到对应的pre_dca电路，并且每个dca电路可以被配置用于：接收来自对应的pre_dca电路的信号，以及进一步调节从对应的pre_dca电路输出的信号的占空比。本发明的技术方案在dll锁定之后进行占空比调节将不会改变tdqsck时序或对其造成影响，如以下更详细描述的。
[0036]
以下描述中，为了便于理解，本文主要针对ddr5展开对本发明技术方案的详细描述。然而，应当理解的是，本发明用于占空比调节的技术不限于仅用于ddr5。本发明的技术方案可用于需要占空比调节任何使用情境中。尤其，本技术的技术对于希望调节上升沿而下降沿保持不变的情况更加有益。
[0037]
对于ddr5而言，可以根据jedec(固态电子协会)jesd79-5a规范标准的第4.41章节将ddr5占空比调节器应用在双向数据控制引脚(dqs)时钟树中。对于单相和多相dqs内部时钟，可以使用不同的模式寄存器定义。例如，模式寄存器mr43 op[3:0]可用于单相dqs内部时钟，而mr43op[7:0]或mr44 op[3:0]可以用于多相dqs内部时钟。当使用ddr5时，本发明主要针对用于四相dqs内部时钟的占空比调节。dqs内部时钟的四相可以包括：iclk(0
°
)、qclk(90
°
)、ibclk(180
°
)和qbclk(270
°
)，如ddr5说明书中所描述的。针对qclk、ibclk和qbclk的占空比调节可如图1所示。其中，由于调节的是上升沿，因此dca码增大对应于上升沿的推迟(相应地，占空比减小)，dca码减小对应于上升沿的提前(相应地，占空比增大)。此外，对于某些应用，一般调节qclk(90
°
)、ibclk(180
°
)和qbclk(270
°
)的占空比，而iclk(0
°
)可以保持不变。
[0038]
如结合图2所示的，可以分别通过模式寄存器mr43和mr44来指定用于占空比调节的步-7到+7。例如，对于qclk的占空比调节，mr43 op[2:0]可以用于指定占空比调节的步，op[3]可以用于指定步的正号或者负号。对于ibclk的占空比调节，mr43 op[6:4]可以用于指定占空比调节的步，mr43 op[7]可以指定步的正号或者负号。对于qbclk的占空比调节，mr44 op[2:0]可以用于指定占空比调节的步，mr44 op[3]可以用于指定步的正号或者负号。一般而言，电路设计遵循jedec的规范要求。
[0039]
dqs占空比调节可位于dqs时钟树或等效位置之前。占空比调节需要锁定的dll状态，并且将在以下操作中影响dqs和dq占空比：
[0040]
a)读取；
[0041]
b)读取前导码(preamble)训练；
[0042]
c)读取训练模式；
[0043]
d)模式寄存器读取。
[0044]
在dqs时钟树使用四相时钟的方案中，每个设备的所有dqs的奇数和偶数占空比可以被相应地调整，因为内部四相时钟可以由dca码独立地控制。
[0045]
再次参考图2，针对ddr5的四相dqs，调节脉冲信号的上升沿。在qclk、ibclk和qbclk的占空比调节中，对于正向和负向调节，可以分别有7个步。因此，可以包括共14个步。在本发明中，每个步的延时可以是约2ps-4ps，因此，14个步总的占空比调节范围可以是约28ps-56ps。
[0046]
图3a是用于增加信号占空比的占空比调节电路及其时序图。该电路设计中使用或非门(nor)312来加宽脉冲信号的高电平部分。或非门312的第一输入引脚可以用于接收输
入脉冲，第二输入引脚可以是具相比于第一输入引脚接收到的输入脉冲具有更多延时的特定脉冲。该电路的输入脉冲和输出脉冲之间的差异可以等于该延时。
[0047]
在进一步的实施例中，除了或非门312之外，图3a的电路还可以包括用于加宽脉冲高电平的延时部件310。延时部件310可以使用本领域中可用的任何延时部件。在一个非限制实施例中，本发明可采用电容器作为延时部件310。图3a的电路还可以包括若干反相器302-308。反相器的数量可以是图3a中的四个，也可以根据具体情况而采用其他数量，本发明对此不作限制，但一般在逻辑门的每条输入线路上需要有偶数个反相器。如图3a所示，在或非门(nor)312之后、输出之前一般需要设置反相器314，以使得输入和输出同相。
[0048]
图3b是用于减少信号占空比的占空比调节电路及其时序图。该电路设计中使用与非门(nand)342来缩短脉冲信号的高电平部分。类似地，与非门342的第一输入引脚可以用于接收输入脉冲，第二输入引脚可以是：相比于第一输入引脚接收到的输入脉，高电平部分更窄的特定脉冲。输出的脉冲信号中被缩短的高电平部分可以是由特定脉冲所引起的延时。
[0049]
类似地，除了与非门342之外，图3b的电路还可以包括用于缩短脉冲高电平部分的延时部件340。延时部件340可以使用本领域中可用的任何延时部件。在一个非限制实施例中，本发明可采用电容器作为延时部件340。图3b的电路还可以包括若干反相器332-338。反相器的数量可以是图3b中的四个，也可以根据具体情况而采用其他数量，本发明对此不作限制，但一般在逻辑门的每条输入线路上需要有偶数个反相器。如图3b所示，在与非门(nand)342之后、输出之前一般需要设置反相器344，以使得输入和输出同相。
[0050]
图4a是本发明的占空比预调节(pre_dca)电路及其时序图。本发明将被配置用于加宽输入信号的高电平部分的电路(例如，图3a的电路)作为占空比预调节(pre_dca)电路并将其设置在dll电路中。图4a中与图3a相同的部分在此不再赘述。
[0051]
使得脉冲信号的高电平部分加宽可以通过如图3a所示的使脉冲信号的下降沿的计时延后。如上所述，本发明可以使用或非门来实现脉冲信号高电平部分的加宽。可以在或非门的一个输入中(例如在两个反相器406、408之间)加入延时部件。在优选的实施例中，延时部件可以是可用于实现如上所述的14个步的14个并联的延时单元。每个延时单元可以在控制信号的控制下处于两个状态中的一个(例如，状态“1”或状态“0”)，从而可以通过14个延时单元的不同状态组合来实现占空比调节的14个步，如以下结合图7更详细描述的。每个延时单元的第一状态(例如，状态“1”)可以指示产生延时，第二状态(例如，状态“0”)可以指示不产生延时。作为示例而非限制，可以在另一输入中(例如在两个反相器402、404之间)也加入同等数量的延时部件，但是这些延时部件可以都被设置为状态“0”，从而不对该线路上的信号施加任何延时。如以下结合图5所述，在本发明的一个实施例中，各个延时单元可以利用电容器来作为延时单元。
[0052]
在本发明的进一步优选的实施例中，本发明的pre_dca电路可以被配置成将用于加宽脉冲的高电平部分的7个步作为默认设置。例如，如图4a所示，7个延时单元被置于“1”状态以用于使脉冲信号的高电平部分加宽，而剩下的7个延时单元被设置为“0”状态。由于是默认设置，因此，可以分别固定各个延时单元的状态，而无需进行进一步的调整。上述默认设置为本发明的优选实施例，本发明还可以使其他数量的延时单元处于“1”状态，而剩下的处于“0”状态。
[0053]
图4b是本发明的占空比调节(dca)电路及其时序图。本发明的占空比调节器可以进一步包括如图4b所示的dca电路。dca电路可以耦合到上述的pre_dca电路。dca电路可以被配置用于接收来自pre_dca电路的信号。dca电路可以被配置用于进一步调节从pre_dca电路输出的信号的占空比。具体地，dca电路可以被配置用于调节从pre_dca电路输出的信号的上升沿。调节上升沿可以包括使下降沿提前(负延时)、延后(正延时)、或保持不变中的至少一项操作。dca电路可以被配置成在dll电路锁定后进行相应的占空比调节操作。同样地，图4b中与图3b相同的部分在此不再赘述。
[0054]
如上所述，本发明可以借助于与非门来实现脉冲信号高电平部分的缩短。可以在与非门的一个输入中(例如在两个反相器436、438之间)加入延时部件。在优选的实施例中，延时部件可以是可用于实现如上所述的14个步的14个并联的延时单元。每个延时单元可以在控制信号的控制下处于两个状态中的一个(例如，状态“1”或状态“0”)，从而可以通过14个延时单元的不同状态组合来实现14个步，如以下结合图7更详细描述的。每个延时单元的第一状态(例如，状态“1”)可以指示产生延时，第二状态(例如，状态“0”)可以指示不产生延时。类似地，作为示例而非限制，可以在另一输入中(例如在两个反相器432、434之间)也加入同等数量的延时单元，但是这些延时单元可以都被设置为状态“0”，从而不对该线路上的信号施加任何延时。如以下结合图5所述，在本发明的一个实施例中，各个延时单元可以利用电容器来作为延时单元。
[0055]
如图4b示出了dca电路。如图4b所示的dca电路可以是用于dqs内部时钟四相信号的第一相iclk的第一dca电路。对于第一dca电路，可将其默认状态设置为缩短从对应的第一pre_dca电路输出的信号的高电平部分。更具体地，可将dca电路的默认状态设置为将从第一pre_dca电路输出的信号的高电平部分缩短7个步(即，14个延时单元中的7个延时单元被置为状态“1”)，以补偿pre_dca电路中用于加宽的7步。用于缩短的7个步包括将14个延时单元中的7个延时单元设置为状态“1”。上述默认设置为本发明的优选实施例，本发明还可以使其他数量的延时部件处于“1”状态，而剩下的处于“0”状态，并且这一设置与pre_dca电路的延时部件的设置相对应，以使得第一dca电路对于占空比调节起到补偿作用。
[0056]
如图4b所示的dca电路可以是分别用于dqs内部时钟四相信号的第二相、第三相、第四相的第二dca电路、第三dca电路、第四dca电路。作为一个优选的实施例，第二dca电路、第三dca电路、第四dca电路中的每个dca电路的默认设置可以是用于缩短的7个步(图4b中“步＝0”的状态)，以补偿在pre_dca电路中用于加宽的7步。用于缩短的7个步包括将14个延时单元中的7个延时单元设置为状态“1”。然后可以以该默认设置作为调节起点，并通过设置延时来进一步实现正向最大7个步(图4b中的步＝+7)和负向最大7个步(图4b中的步＝-7)，如图4b中所示。正向调节可以实现高电平进一步的缩短，负向调节可以实现高电平加宽(例如相对于clk而言，如图4b时序图所示)。用于占空比调节的步和14个延时单元的组合状态的对应关系可以参见图7的表格。注意，这里的14个延时单元的状态是可独立控制的，例如通过所示的开关调节成处于状态“1”或状态“0”。
[0057]
换言之，如图4b所示的dca电路可以是用于四相信号的第一相iclk的第一dca电路，也可以是用于四相信号的第二、三、四相qclk、ibclk和qbclk的第二、第三、第四dca电路。区别在于，第一dca电路的步可以是固定的，例如固定设置为将从pre_dca电路输出的信号的高电平部分缩短7个步(即，14个延时单元中的7个延时单元被置为状态“1”)，而无需进
一步地调节。因此，对于第一dca电路，可以分别固定各个延时单元的状态，而无需进行调整。而对于第二到第四dca，如上所述，可能需要对第二、三、四相信号进行进一步地调整，因此各自的14个延时单元是可以分别调节的，以进行进一步的占空比调节。
[0058]
由于本发明将pre_dca电路和dca电路设置在dll电路的回路中，因此，如图4b的时序图所示，各个信号的下降沿经过对应的pre_dca电路被延时、并且上升沿经过相应的第一dca电路被延时之后，iclk的上升沿可以在dll电路中在dll锁定之后被重新对齐到时钟信号clk的上升沿。此外，如果iclk下降沿经过第一pre_dca电路被延时并且其上升沿经过第一dca电路被延时的量相等，则iclk与最初的状态相比保持不变(与clk一致，即，上升沿、下降沿都与clk对齐)。iclk将不会对tdqsck时序造成影响。而如果pre_dca电路和dca电路没有被设置在dll电路，iclk与clk相比虽然占空比相同，但整体将被延时例如7个步(如图4b的时序图“输出-没有dll”所示)，从而可对tdqsck时序造成影响。
[0059]
由于iclk与qclk、ibclk和qbclk之间固定的相位关系，因此，iclk与clk对齐之后，qclk、ibclk和qbclk的上升沿相应地分别移动与iclk相同的量。
[0060]
在dll锁定之后，第二、第三和第四dca可以分别根据接收到的控制信号，进一步改变从对应的pre_dca接收到的信号的占空比。具体而言，第二、第三和第四dca可以通过调节从对应的pre_dca接收到的信号的上升沿，来改变信号的占空比，其中调节上升沿可以包括使上升沿推迟、使上升沿提前、或不改变上升沿中的一项或多项，如以下结合图6更详细描述的。
[0061]
图5a-5c是用于占空比调节的延时部件的示例。作为一个示例而非限制，延时部件可以包括例如设置在两个反相器502、504之间的多个电容器作为延时部件，每个电容器可以作为一个延时单元。作为一个示例，每个延时单元可以是nor(或非门)，每个nor可以具体实现为图5b或图5c的设计。应当理解的是，本文以或非门作为示例进行描述，然而，延时部件也可以包括与非门，或其他的器件。
[0062]
在图5b或图5c中，每个电容器可以包括例如2个pmos、2个nmos。可以通过控制位的控制信号来改变电容器的栅极电容，从而实现控制启用或禁用每个延时单元的功能。负载端连接到图5a中两个反相器502、504之间的线路上。当控制位给出高电平(h)或低电平(l)信号(例如，分别对应于状态“1”和“0”)时，源极电压会产生变化(例如分别产生图5b和图5c中指示的电压“h”和“l”)，从而负载端电容会产生变化，并根据公式τ＝rc可知延时时间将相应地产生变化。该电容变化足够小，从而能够实现小至约2ps的调节步长。然而，应当理解的是，可以采用与图5a-5c不同的延时部件来实现对信号的延时。图5a-5c的实施例仅是用于实现对信号进行延时的一种实现方式。
[0063]
图6a-6b是包括各个pre_dca电路和各个dca电路的dll(延时锁相环)电路的示意图及pre_dca电路和dca电路输出信号的时序图。如图6a所示，除了上述的pre_dca电路和dca电路之外，dll电路还可以包括一些其他电路，例如以下所述各项中的一项或多项：相位检测器602，可用于检测时钟信号clk的相位与dll输出信号的相位是否一致；dll控制604，可用于根据相位检测器的比较结果，输出控制信号来控制电压的调节(u电压上调，d电压下调)；电荷泵606，可用于根据dll控制输出的控制信号，输出电压控制信号(vctrl)；电压控制延迟线(vcdl)608，可用于根据电压控制信号进行电压控制；mimic电路610，可用于模拟从clk到dca_out之间的电路部件，以模拟dll电路中因各种因素对输入的clk时钟信号所产
生的影响，尤其是占空比的影响；除频器612，用于将来自mimic 610的信号分成四个相的信号，例如iclk(0
°
)、qclk(90
°
)、ibclk(180
°
)和qbclk(270
°
)。除频器612可以耦合到各个pre_dca电路614-1、614-2、614-3、614-4。例如，各个pre_dca电路可以设置在除频器612之后，以接收来自除频器612的信号。各个pre_dca电路614-1、614-2、614-3、614-4可以进一步分别耦合到相应的dca电路616-1、616-2、616-3、616-4。pre_dca电路和dca电路的工作原理如上所述，此处不再赘述。利用本发明如图6a所示的电路图，不仅可以使得iclk输出的信号与clk保持一致，而且qclk、ibclk和qbclk的占空比是可以根据情况或需要进行独立调整的。
[0064]
通过将pre_dca和dca电路设置在dll电路中，dll电路可以在锁定之后(图6b的虚线框部分)使iclk上升沿重新与时钟信号(clk)的上升沿对齐，并且iclk在pre_dca、dca中分别的加宽和缩短调节宽度如果一致的话，经对齐后的iclk和clk是完全一致的(两者上升沿、下降沿对齐)。此外，qclk、ibclk和qbclk的占空比调节也可以在dll电路锁定之后(图6b的虚线框部分)进行调节。基于ddr5，调节可以针对上升沿。例如，如图6b中所示的针对上升沿的默认状态(步＝0，14个调节单元中的7个单元有效)，以及以该默认设置作为调节起点，并通过设置延时部件来进一步实现正向最大7个步(图6b中的步＝+7，高电平部分被缩短)和负向最大7个步(图6b中的步＝-7，高电平部分被加宽)。如图6b中所示，正向调节可以实现进一步的缩短，负向调节可以实现加宽(例如相对于clk而言，如图6b时序图所示)。用于占空比调节的步和14个延时单元的组合状态的对应关系可以参见图7的表格。注意，这里的14个延时单元的状态是独立控制的，例如通过所示的开关调节成处于状态“1”或状态“0”。
[0065]
图7是根据本公开的实施例的dca电路及其时序图。其中与非门的一个输入线路上具有14个延时单元(例如，加载电容)s1-s14，以用于占空比调节的步-7到+7。这14个延时单元各自具有开关，可以控制信号的控制下在状态“1”和“0”之间进行切换，从而14个延时单元的状态组合可以在步-7到+7的范围内对输入信号进行延时调节。如上所述，dca电路的默认设置(步＝0，如虚线框示出)是7个延时单元有效(状态“1”)，以补偿在pre_dca电路执行的加宽的7个步。步+1至+7分别对应于14个延迟单元中的8至14延时单元设置为状态“1”，并且步-1至-7分别对应于14个延迟单元中的6至0延时单元设置为状态“1”。步-7可以是所有的14个延时单元无效，可以用于实现相对于clk信号高电平部分加宽7个步；而步+7是所有的14个延时单元有效，可以用于实现相对于clk信号高电平部分缩短7个步。
[0066]
如本文所述的，为了便于理解，本说明书主要针对ddr5为例进行描述。然而，本发明不限于在ddr5中应用，而是可用于需要占空比调节任何使用情境中。尤其，本技术的技术对于需要调节下降沿而上升沿保持不变的情况下更加有益。在其他应用情境中，相应的参数可能发生变化，例如步可以是除-7到+7共14个步之外的其他数量的步，相位数可以不仅限于四相。其他参数也可能发生变化，并且不限于本文中所描述的特定形式，在此不作一一列举。
[0067]
上文已对本发明的基本概念做了描述。显然，对于本领域技术人员来说，上述披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术实施例的精神和范围。