移位寄存器及其控制方法、栅极驱动电路和显示面板与流程

1.本技术涉及显示技术领域，特别涉及一种移位寄存器及其控制方法、栅极驱动电路和显示面板。


背景技术：

2.在相关技术中，对于不同尺寸的显示面板而言，一行像素的rc负载不同，当一行像素的rc负载较大时，采用单边驱动方案，为了得到90％以上像素充电率，移位寄存器中输出电路晶体管的w值(沟道宽度)一般仿真设置较大(1200um)，一般输出电路晶体管对栅极rc充电能力比放电能力更好，为了得到更小的输出端栅极扫描信号tf值(上升沿时间)，一般会增加输出电路晶体管的w值(1500um)。因此输出电路晶体管寄生电容cgs值会变大，从而使得上拉节点的ripple电压值增加。为了降低上拉节点的ripple电压值，一般会采用较大的自举电容c。但由于版图空间限制，自举电容无法达到合理范围值内。与此同时，输出电路晶体管寄生电容cgs值增加，会使得时钟(ck)信号功耗增加，不利于低功耗产品开发。


技术实现要素：

3.本技术的实施方式提供了一种移位寄存器及其控制方法、栅极驱动电路和显示面板。
4.本技术实施方式的移位寄存器包括输入电路、中间电路、输出电路和放电电路，所述输入电路连接上拉节点和第一初始信号端，用于在所述第一初始信号端提供的第一初始信号的控制下对所述上拉节点进行充电；所述中间电路连接所述上拉节点，用于调节所述上拉节点的电位；所述输出电路连接所述上拉节点和第一时钟信号端，所述输出电路的输出端在所述上拉节点的电位的控制下，通过所述第一时钟信号端提供的第一时钟信号输出栅极驱动信号；所述放电电路连接所述输出电路的输出端、第二时钟信号端和第三时钟信号端，用于所述栅极驱动信号输出完成后，在所述第二时钟信号端提供的第二时钟信号和所述第三时钟信号端提供的第三时钟信号的控制下，对所述输出电路的输出端进行放电。
5.在某些实施方式中，所述放电电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接所述第二时钟信号端，所述第一晶体管的第一极连接所述输出电路的输出端，所述第一晶体管的第二极连接所述第二晶体管的第一极，所述第二晶体管的栅极连接所述第三时钟信号端，所述第二晶体管的第二极连接第一低电压电源端。
6.在某些实施方式中，所述第二时钟信号相对所述第一时钟信号延迟一个单位时间，所述第三时钟信号相对所述第一时钟信号延迟三个单位时间。
7.在某些实施方式中，所述输入电路包括第三晶体管，所述第三晶体管的栅极和第一极连接所述第一初始信号端，所述第三晶体管的第二极连接所述上拉节点。
8.在某些实施方式中，所述中间电路包括第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块和第三下拉模块；所述第一下拉控制模块连接第一电源电压输入端和第一下拉节点；所述第二下拉控制模块连接第二电源电压输入端和第二下拉节点；
所述第一下拉模块的控制端连接所述第一下拉节点和所述第二下拉节点，所述第一下拉模块的第一端连接所述上拉节点，所述第一下拉模块的第二端连接第二低电压电源端；所述第二下拉模块的控制端连接所述上拉节点和所述第一初始信号端，所述第二下拉模块的第二端连接所述第一下拉节点，所述第二下拉模块的第三端连接所述第二低电压电源端；所述第三下拉模块的控制端连接所述上拉节点和所述第一初始信号端，所述第三下拉模块的第二端连接所述第二下拉节点，所述第三下拉模块的第三端连接所述第二低电压电源端。
9.在某些实施方式中，所述第一下拉控制模块包括第四晶体管，所述第四晶体管的栅极和第一极连接所述第一电源电压输入端，所述第四晶体管的第二极连接所述第一下拉节点；所述第二下拉控制模块包括第五晶体管，所述第五晶体管的栅极和第一极连接所述第二电源电压输入端，所述第五晶体管的第二极连接所述第二下拉节点；所述第一下拉模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第二低电压电源端，所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第二低电压电源端；所述第二下拉模块包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述上拉节点，所述第八晶体管的第一极连接所述第一下拉节点，所述第八晶体管的第二极连接所述第二低电压电源端，所述第九晶体管的栅极连接所述第一初始信号端，所述第九晶体管的第一极连接所述第一下拉节点，所述第九晶体管的第二极连接所述第二低电压电源端；所述第三下拉模块包括第十晶体管和第十一晶体管，所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第一极连接所述第一下拉节点，所述第十晶体管的第二极连接所述第二低电压电源端，所述第十一晶体管的栅极连接所述第一初始信号端，所述第十一晶体管的第一极连接所述第二下拉节点，所述第十一晶体管的第二极连接所述第二低电压电源端。
10.在某些实施方式中，所述中间电路包括第一降噪模块，所述第一降噪模块的控制端连接所述第一下拉节点和所述第二下拉节点，所述第一降噪模块的第一端连接所述输出电路的输出端，所述第一降噪模块的第二端连接第一低电压电源端。
11.在某些实施方式中，所述第一降噪模块包括第十二晶体管和第十三晶体管，所述第十二晶体管的栅极连接所述第一下拉节点，所述第十二晶体管的第一极连接所述输出电路的输出端，所述第十二晶体管的第二极连接所述第一低电压电源端，所述第十三晶体管的栅极连接所述第二下拉节点，所述第十三晶体管的第一极连接所述输出电路的输出端，所述第十三晶体管的第二极连接所述第一低电压电源端。
12.在某些实施方式中，所述中间电路包括级联输出模块，所述级联输出模块连接所述上拉节点，所述级联输出模块的输出端用于输出级联信号或第二初始信号。
13.在某些实施方式中，所述级联输出模块包括第十四晶体管，所述第十四晶体管的栅极连接所述上拉节点，所述第十四晶体管的第一极连接所述第一时钟信号端，所述第十四晶体管的第二极连接所述级联输出模块的输出端。
14.在某些实施方式中，所述中间电路包括第二降噪模块，所述第二降噪模块连接所述级联输出模块的输出端，所述第二降噪模块用于对所述级联输出模块进行降噪。
15.在某些实施方式中，所述第二降噪模块包括第十五晶体管和第十六晶体管，所述第十五晶体管的栅极连接所述第一下拉节点，所述第十五晶体管的第一极连接所述级联输
出模块的输出端，所述第十五晶体管的第二极连接第二低电压电源端，所述第十六晶体管的栅极连接第二下拉节点，所述第十六晶体管的第一极连接所述级联输出模块的输出端，所述第十六晶体管的第二极连接第二低电压电源端。
16.在某些实施方式中，所述中间电路包括复位模块，所述复位模块连接所述上拉节点，所述复位模块用于对所述上拉节点的电位进行复位。
17.在某些实施方式中，所述复位模块包括第十七晶体管，所述第十七晶体管的第一极连接所述上拉节点，所述第十七晶体管的栅极连接复位信号端，所述第十七晶体管的第二极连接第二低电压电源端。
18.在某些实施方式中，所述中间电路包括帧前放电模块，所述帧前放电模块的控制端连接第二初始信号端，所述帧前放电模块的第一端连接所述上拉节点，所述帧前放电模块的第二端连接第二低电压电源端。
19.在某些实施方式中，所述帧前放电模块的第十八晶体管，所述第十八晶体管的栅极连接所述第二初始信号端，所述第十八晶体管的第一极连接所述上拉节点，所述第十八晶体管的第二极连接所述第二低电压电源端。
20.在某些实施方式中，所述输出电路包括第十九晶体管、第二十晶体管和存储电容，所述第十九晶体管的栅极连接所述上拉节点，所述第十九晶体管的第一极连接第三时钟信号端，所述第十九晶体管的第二极连接所述输出电路的输出端，所述第二十晶体管的栅极连接第二初始信号端，所述第二十晶体管的第一极连接所述输出电路的输出端，所述第二十晶体管的第二极连接第一低电压电源端，所述存储电容的第一极连接所述上拉节点，所述存储电容的第二极连接所述输出电路的输出端。
21.本技术实施方式的栅极驱动电路包括级联的m个移位寄存器和n条时钟信号线，所述移位寄存器为上述任一实施方式所述的移位寄存器；每相邻的n个所述移位寄存器的第一时钟信号端分别连接n条所述时钟信号线；其中，n为大于或者等于4的偶数；m为大于或者等于n的整数；其中，相邻的n个所述移位寄存器中第i个所述移位寄存器的第二时钟信号端连接第i+1个所述移位寄存器的第一时钟信号端对应连接的所述时钟信号线；相邻的n个所述移位寄存器中第i个所述移位寄存器的第三时钟信号端连接第i+3个所述移位寄存器的第一时钟信号端对应连接的所述时钟信号线，i为整数且0＜i≤n-3。
22.本技术实施方式的显示面板包括本技术实施方式的栅极驱动电路。
23.本技术实施方式的控制方法用于控制上述任一实施方式所述的移位寄存器，所述控制方法包括：在充电阶段，向所述第一初始信号端提供第一初始信号，以提高所述上拉节点的电位；在上拉阶段，向所述第一时钟信号端提供第一时钟信号，以使所述输出电路的输出端输出所述栅极驱动信号；在放电阶段，向所述第二时钟信号端提供第二时钟信号并向所述第三时钟信号端提供第三时钟信号，以对所述输出电路的输出端进行放电；在保持阶段，周期性向所述第二时钟信号端提供第二时钟信号并向所述第三时钟信号端提供第三时钟信号，以保持所述输出电路的输出端的电位。
24.本技术实施方式的移位寄存器、栅极驱动电路、显示面板和控制方法中，移位寄存器通过设置放电电路在输出电路输出栅极扫描信号完成后进行放电，使得移位寄存器对栅极扫描信号放电能力增强，从而使得有效数据写入充电时间增加，保证产品高的像素充电率，降低上拉节点和输出端的噪音，从而确保栅极驱动单元的稳定和正常驱动。
25.本技术的实施方式的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本技术的实施方式的实践了解到。
附图说明
26.本技术的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：
27.图1是本技术实施方式的移位寄存器的电路结构示意图。
28.图2是本技术实施方式的栅极驱动电路的电路结构示意图。
29.图3是本技术实施方式的栅极驱动电路的控制时序示意图。
30.图4是本技术实施方式的控制方法的流程示意图。
具体实施方式
31.下面详细描述本技术的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本技术，而不能理解为对本技术的限制。
32.在本技术的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
33.下文的公开提供了许多不同的实施方式或例子用来实现本技术的不同结构。为了简化本技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
34.请参阅图1，本技术实施方式提供一种移位寄存器10包括输入电路11、中间电路12、输出电路13和放电电路14。输入电路11连接上拉节点up和第一初始信号端stv1，输入电路11用于在第一初始信号端stv1提供的第一初始信号的控制下对上拉节点up进行充电。中间电路12连接上拉节点up，中间电路12用于调节上拉节点up的电位。输出电路13连接上拉节点up和第一时钟信号端clk1，输出电路13的输出端gn在上拉节点up的电位的控制下，通过第一时钟信号端clk1提供的第一时钟信号输出栅极驱动信号。放电电路14连接输出电路13的输出端gn、第二时钟信号端clk2和第三时钟信号端clk3，用于栅极驱动信号输出完成后，在第二时钟信号端clk2提供的第二时钟信号和第三时钟信号端clk3提供的第三时钟信号的控制下，对输出电路13的输出端gn进行放电。
35.本技术实施方式的移位寄存器10通过设置放电电路14在输出电路13输出栅极扫描信号完成后进行放电，使得移位寄存器10对栅极扫描信号放电能力增强，从而使得有效数据写入充电时间增加，保证产品高的像素充电率，降低上拉节点up和输出端的噪音，从而确保栅极驱动电路100的稳定和正常驱动。
36.在某些实施方式中，放电电路14包括第一晶体管m1和第二晶体管m2，第一晶体管
m1的栅极连接第二时钟信号端clk2，第一晶体管m1的第一极连接输出电路13的输出端gn，第一晶体管m1的第二极连接第二晶体管m2的第一极，第二晶体管m2的栅极连接第三时钟信号端clk3，第二晶体管m2的第二极连接第一低电压电源端vgl。
37.如此，放电电路14通过第一晶体管m1和第二晶体管m2串联连接输出电路13的输出端gn和第一低电压电源端vgl，使得输出电路13输出栅极扫描信号完成后，第一晶体管m1可以在第二时钟信号端clk2提供的第二时钟信号和第二晶体管m2可以在第三时钟信号端clk3提供的第三时钟信号的作用下导通，从而将输出电路13的输出端gn的电压释放至第一低电压电源端vgl。
38.需要说明的是，本技术实施方式的晶体管以n沟道晶体管为例进行说明，晶体管的第一极可以是源极，晶体管的第二极可以是漏极。当然，在实际应用时，第一晶体管m1管与第二晶体管m2的类型不限于此，例如，也可以是p型晶体管。另外，本文中的所有晶体管可以全是p型晶体管，或者部分晶体管可以是p型晶体管，但不限于此。
39.在某些实施方式中，输入电路11包括第三晶体管m3，第三晶体管m3的栅极和第一极连接第一初始信号端stv1，第三晶体管m3的第二极连接上拉节点up。
40.如此，输入电路11中第三晶体管m3用于接收第一初始信号并在第一初始信号的控制下对上拉节点up充电。
41.在某些实施方式中，中间电路12包括第一下拉控制模块120、第二下拉控制模块121、第一下拉模块122、第二下拉模块123和第三下拉模块124。
42.第一下拉控制模块120连接第一电源电压输入端vdda和第一下拉节点pd1。第一下拉控制模块120可以用于控制第一下拉节点pd1的电位。
43.第二下拉控制模块121连接第二电源电压输入端vddb和第二下拉节点pd2。第二下拉控制模块121可以用于控制第二下拉节点pd2的电位。
44.第一下拉模块122的控制端连接第一下拉节点pd1和第二下拉节点pd2，第一下拉模块122的第一端连接上拉节点up，第一下拉模块122的第二端连接第二低电压电源端lvgl。第一下拉模块122根据第一下拉节点pd1的电位和第二下拉节点pd2的电位将上拉节点up的电位拉低。
45.第二下拉模块123的控制端连接上拉节点up和第一初始信号端stv1，第二下拉模块123的第二端连接第一下拉节点pd1，第二下拉模块123的第三端连接第二低电压电源端lvgl。第二下拉模块123根据上拉节点up和第一初始信号端stv1的电位将第一下拉节点pd1的电位拉低。
46.第三下拉模块124的控制端连接上拉节点up和第一初始信号端stv1，第三下拉模块124的第二端连接第二下拉节点pd2，第三下拉模块124的第三端连接第二低电压电源端lvgl。第三下拉模块124根据上拉节点up和第一初始信号端stv1的电位将第二下拉节点pd2的电位拉低。
47.在某些实施方式中，第一下拉控制模块120包括第四晶体管m4，第四晶体管m4的栅极和第一极连接第一电源电压输入端vdda，第四晶体管m4的第二极连接第一下拉节点pd1。第四晶体管m4在第一电源电压输入端vdda的控制下导通，为第一下拉节点pd1充电从而控制第一下拉节点pd1的电位。
48.第二下拉控制模块121包括第五晶体管m5，第五晶体管m5的栅极和第一极连接第
二电源电压输入端vddb，第五晶体管m5的第二极连接第二下拉节点pd2。相应地，第五晶体管m5在第二电源电压输入端vddb的控制下导通，为第二下拉节点pd2充电从而控制第二下拉节点pd2的电位。
49.第一下拉模块122包括第六晶体管m6和第七晶体管m7，第六晶体管m6的栅极连接第一下拉节点pd1，第六晶体管m6的第一极连接上拉节点up，第六晶体管m6的第二极连接第二低电压电源端lvgl，第七晶体管m7的栅极连接第二下拉节点pd2，第七晶体管m7的第一极连接上拉节点up，第七晶体管m7的第二极连接第二低电压电源端lvgl。第一下拉节点pd1控制第六晶体管m6导通的情况下，第六晶体管m6将上拉节点up的电位拉低，在第二下拉节点pd2控制第七晶体管m7导通的情况下，第七晶体管m7将上拉节点up的电位拉低。
50.第二下拉模块123包括第八晶体管m8和第九晶体管m9，第八晶体管m8的栅极连接上拉节点up，第八晶体管m8的第一极连接第一下拉节点pd1，第八晶体管m8的第二极连接第二低电压电源端lvgl，第九晶体管m9的栅极连接第一初始信号端stv1，第九晶体管m9的第一极连接第一下拉节点pd1，第九晶体管m9的第二极连接第二低电压电源端lvgl。在上拉节点up的电位控制第八晶体管m8导通的情况下，第八晶体管m8将第一下拉节点pd1的电位拉低，或在第一初始信号端stv1的电位控制第九晶体管m9导通的情况下，第九晶体管m9将第一下拉节点pd1的电位拉低。
51.第三下拉模块124包括第十晶体管m10和第十一晶体管m11，第十晶体管m10的栅极连接上拉节点up，第十晶体管m10的第一极连接第一下拉节点pd1，第十晶体管m10的第二极连接第二低电压电源端lvgl，第十一晶体管m11的栅极连接第一初始信号端stv1，第十一晶体管m11的第一极连接第二下拉节点pd2，第十一晶体管m11的第二极连接第二低电压电源端lvgl。在上拉节点up的电位控制第十晶体管m10导通的情况下，第十晶体管m10将第二下拉节点pd2的电位拉低，或在第一初始信号端stv1的电位控制第十一晶体管m11导通的情况下，第十一晶体管m11将第二下拉节点pd2的电位拉低。
52.如此，实现对上拉节点up、第一下拉节点pd1和第二下拉节点pd2的电位控制，保证移位寄存器10正常工作。
53.在某些实施方式中，中间电路12包括第一降噪模块125，第一降噪模块125的控制端连接第一下拉节点pd1和第二下拉节点pd2，第一降噪模块125的第一端连接输出电路13的输出端gn，第一降噪模块125的第二端连接第一低电压电源端vgl。
54.如此，第一降噪模块125可以根据第一下拉节点pd1和第二下拉节点pd2的电位对输出电路13进行降噪。
55.在某些实施方式中，第一降噪模块125包括第十二晶体管m12和第十三晶体管m13，第十二晶体管m12的栅极连接第一下拉节点pd1，第十二晶体管m12的第一极连接输出电路13的输出端gn，第十二晶体管m12的第二极连接第一低电压电源端vgl，第十三晶体管m13的栅极连接第二下拉节点pd2，第十三晶体管m13的第一极连接输出电路13的输出端gn，第十三晶体管m13的第二极连接第一低电压电源端vgl。
56.如此，第一下拉节点pd1控制第十二晶体管m12导通时，第十二晶体管m12将输出电路13的输出端gn电位拉低，或者第二下拉节点pd2控制第十三晶体管m13导通时，第十三晶体管m13将输出电路13的输出端gn电位拉低。
57.在某些实施方式中，中间电路12包括级联输出模块126，级联输出模块126连接上
拉节点up，级联输出模块126的输出端out_c用于输出级联信号或第二初始信号。
58.当级联输出模块126的输出端out_c与其他其他移位寄存器10的第一初始信号端stv1连接时，级联输出模块126的输出端out_c用于输出级联信号，以作为其他移位寄存器10的第二初始信号。当级联输出模块126的输出端out_c与其他移位寄存器10的第二初始信号端stv2连接时，级联输出模块126的输出端out_c用于输出第二初始信号，以作为其他移位寄存器10的第二初始信号。
59.在某些实施方式中，级联输出模块126包括第十四晶体管m14，第十四晶体管m14的栅极连接上拉节点up，第十四晶体管m14的第一极连接第一时钟信号端clk1，第十四晶体管m14的第二极连接级联输出模块126的输出端out_c。
60.如此，上拉节点up控制第十四晶体管m14导通时，第十四晶体管m14将第一时钟信号通过级联输出模块126的输出端out_c输出为级联信号或者第二初始信号。
61.在某些实施方式中，中间电路12包括第二降噪模块127，第二降噪模块127的控制端连接第一下拉节点pd1和第二下拉节点pd2，第二降噪模块127连接级联输出模块126的输出端out_c，第二降噪模块127用于对级联输出模块126进行降噪。
62.如此，第二降噪模块127可以根据第一下拉节点pd1和第二下拉节点pd2的电位对级联输出模块126进行降噪。
63.在某些实施方式中，第二降噪模块127包括第十五晶体管m15和第十六晶体管m16，第十五晶体管m15的栅极连接第一下拉节点pd1，第十五晶体管m15的第一极连接级联输出模块126的输出端out_c，第十五晶体管m15的第二极连接第二低电压电源端lvgl，第十六晶体管m16的栅极连接第二下拉节点pd2，第十六晶体管m16的第一极连接级联输出模块126的输出端out_c，第十六晶体管m16的第二极连接第二低电压电源端lvgl。
64.如此，第一下拉节点pd1控制第十五晶体管m15导通时，第十五晶体管m15将级联输出模块126的输出端out_c电位拉低，或者第二下拉节点pd2控制第十六晶体管m16导通时，第十六晶体管m16将级联输出模块126的输出端out_c电位拉低，从而对级联输出模块126进行拉低降噪。
65.在某些实施方式中，中间电路12包括复位模块128，复位模块128连接上拉节点up，复位模块128用于对上拉节点up的电位进行复位。
66.在某些实施方式中，复位模块128包括第十七晶体管m17，第十七晶体管m17的第一极连接上拉节点up，第十七晶体管m17的栅极连接复位信号端trst，第十七晶体管m17的第二极连接第二低电压电源端lvgl。
67.如此，复位信号端trst提供复位信号控制第十七晶体管m17导通时，第十七晶体管m17将上拉节点up的电位拉低，从而对上拉节点up的电位进行复位。
68.在某些实施方式中，中间电路12包括帧前放电模块129，帧前放电模块129的控制端连接第二初始信号端stv2，帧前放电模块129的第一端连接上拉节点up，帧前放电模块129的第二端连接第二低电压电源端lvgl。
69.如此，帧前放电模块129可以在每一帧开始时根据第二初始信号端stv2提供的第二初始信号的控制对闪啦节点进行放电。
70.在某些实施方式中，帧前放电模块129的第十八晶体管m18，第十八晶体管m18的栅极连接第二初始信号端stv2，第十八晶体管m18的第一极连接上拉节点up，第十八晶体管
m18的第二极连接第二低电压电源端lvgl。
71.如此，第二初始信号端stv2控制第十八晶体管m18导通时，第十八晶体管m18将上拉节点up的电位拉低。
72.在某些实施方式中，输出电路13包括第十九晶体管m19、第二十晶体管m20和存储电容c。第十九晶体管m19的栅极连接上拉节点up，第十九晶体管m19的第一极连接第三时钟信号端clk3，第十九晶体管m19的第二极连接输出电路13的输出端gn。第二十晶体管m20的栅极连接第二初始信号端stv2，第二十晶体管m20的第一极连接输出电路13的输出端gn，第二十晶体管m20的第二极连接第一低电压电源端vgl。存储电容c的第一极连接上拉节点up，存储电容c的第二极连接输出电路13的输出端gn。
73.如此，上拉节点up控制第十九晶体管m19导通时，第十九晶体管m19将第一时钟信号输出为栅极扫描信号，第一初始化信号端控制第二十晶体管m20导通时，第二十晶体管m20将输出电路13的输出端gn电位拉低。
74.请参阅图2和图3，本技术实施方式的栅极驱动电路100包括级联的m个移位寄存器和n条时钟信号线，移位寄存器为上述任一实施方式的移位寄存器10；每相邻的n个移位寄存器10的第一时钟信号端clk1分别连接n条时钟信号线；其中，n为大于或者等于4的偶数；m为大于或者等于n的整数；其中，相邻的n个移位寄存器10中第i个移位寄存器10的第二时钟信号端clk2连接第i+1个移位寄存器10的第一时钟信号端clk1对应连接的时钟信号线；相邻的n个移位寄存器10中第i个移位寄存器10的第三时钟信号端clk3连接第i+3个移位寄存器10的第一时钟信号端clk1对应连接的时钟信号线，i为整数且0＜i≤n-3。
75.如此，本技术实施方式的栅极驱动电路100中，移位寄存器10通过设置放电电路14在输出电路13输出栅极扫描信号完成后进行放电，使得移位寄存器10对栅极扫描信号放电能力增强，从而使得有效数据写入充电时间增加，保证产品高的像素充电率，降低上拉节点up和输出端的噪音，从而确保栅极驱动电路100的稳定和正常驱动。
76.需要说明的是，n条时钟信号线的有效信号依次延迟一个单位时间h传输至对应的移位寄存器10。
77.本技术实施方式以n＝8为例进行说明，栅极驱动电路100每相邻的8个移位寄存器10的第一时钟信号端clk1分别连接8条时钟信号线(clk1-clk8)。此时，第1条时钟信号线clk1的连接第1级移位寄存器10的第一时钟信号端clk1，第2条时钟信号线clk2连接第1级移位寄存器10的第二时钟信号端clk2，第4条时钟信号线clk4连接第1级的移位寄存器10的第三时钟信号端clk3。以及第2条时钟信号线clk2的连接第2级移位寄存器10的第一时钟信号端clk1，第3条时钟信号线(图未示出)连接第2级移位寄存器10的第二时钟信号端clk2，第5条时钟信号线clk5连接第2级的移位寄存器10的第三时钟信号端clk3，以此类推。
78.也就是说，本技术实施方式中，第二时钟信号相对第一时钟信号延迟一个单位时间h，第三时钟信号相对第一时钟信号延迟三个单位时间h。
79.此时，各个时钟信号的周期可以为8个单位时间h，时钟信号的有效信号为3个单位时间h，也即是说，各个时钟信号的占空比为37.5％。
80.在某些实施方式中，栅极驱动电路100的前4级移位寄存器10的第一初始信号端stv1连接初始信号线stv，第4级移位寄存器10之后第n级移位寄存器10的第一初始信号端stv1连接第n-4级移位寄存器10中级联输出模块126的输出端out_c。
81.在某些实施方式中，最后4级移位寄存器10之前，第n级移位寄存器10的第二初始信号端stv2连接第n+4级移位寄存器10中级联输出模块126的输出端out_c，栅极驱动电路100最后4级移位寄存器10连接复位信号线(图未示出)。
82.本技术实施方式的显示面板(图未示出)包括本技术实施方式的栅极驱动电路100。
83.如此，本技术实施方式的显示面板中，移位寄存器10通过设置放电电路14在输出电路13输出栅极扫描信号完成后进行放电，使得移位寄存器10对栅极扫描信号放电能力增强，从而使得有效数据写入充电时间增加，保证产品高的像素充电率，降低上拉节点up和输出端的噪音，从而确保栅极驱动电路100的稳定和正常驱动。
84.请参阅图4，本技术实施方式的控制方法用于控制上述任一实施方式的移位寄存器10，控制方法包括：
85.01，在充电阶段，向第一初始信号端stv1提供第一初始信号，以提高上拉节点up的电位；
86.03，在上拉阶段，向第一时钟信号端clk1提供第一时钟信号，以使输出电路13的输出端gn输出栅极驱动信号；
87.05，在放电阶段，向第二时钟信号端clk2提供第二时钟信号并向第三时钟信号端clk3提供第三时钟信号，以对输出电路13的输出端gn进行放电；
88.07，在保持阶段，周期性向第二时钟信号端clk2提供第二时钟信号并向第三时钟信号端clk3提供第三时钟信号，以保持输出电路13的输出端gn的电位。
89.本技术实施方式的控制方法控制本技术实施方式的移位寄存器10，在移位寄存器10的输出电路13输出栅极扫描信号完成后进行放电，使得移位寄存器10对栅极扫描信号放电能力增强，从而使得有效数据写入充电时间增加，保证产品高的像素充电率，降低上拉节点up和输出端的噪音，从而确保栅极驱动单元的稳定和正常驱动。
90.请结合图3，具体的，充电阶段t1，第三晶体管m3导通，第一初始信号端stv1对存储电容c充电，上拉节点up电压升高。从而第八晶体管m8和第十晶体管m10导通，将第一下拉节点pd1和第二下拉节点pd2的电位拉低；第一时钟信号端clk1处于低电平，所以输出电路13的输出端gn无输出。
91.上拉阶段t2，第一时钟信号端clk1为高电平，由于存储电容c的自举作用，将上拉节点up电压继续拉高；第十九晶体管m19保持开启，输出电路13的输出端gn输出栅极扫描信号。此时第一晶体管m1导通而第二晶体管m2截止，不会造成输出电路13的输出端gn输出栅极扫描信号漏电。
92.放电阶段t3，第一时钟信号端clk1为低电平，由于存储电容c存储电荷的作用，在一个单位时间h内，上拉节点up电压继续保持高电平，此时第十九晶体管m19导通，输出电路13的输出端gn开始放电至第一时钟信号端clk1的低电平。同时在该阶段中，第二时钟信号端clk2和第三时钟信号端clk3处于高电平，第一晶体管m1和第二晶体管m2为导通状态，输出电路13的输出端gn也开始放电至第一低电压电源端vgl。
93.低电平保持阶段t4，第十八晶体管m18导通，上拉节点up电压开始放电至第二低电压信号端，从而上拉节点up的电位为低电平。与此同时，第一下拉节点pd1为高电平，通过第六晶体管m6和第十二晶体管m12对上拉节点up和输出电路13的输出端gn点放电至低电平。
此外，第二时钟信号端clk2和第三时钟信号端clk3周期性高电平，存在同时高电平状态，从而第一晶体管m1和第二晶体管m2为周期性同时打开状态，使得输出电路13的输出端gn稳定维持低电平。
94.在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
95.尽管已经示出和描述了本技术的实施方式，本领域的普通技术人员可以理解：在不脱离本技术的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本技术的范围由权利要求及其等同物限定。