灵敏放大器及存储芯片的制作方法

1.本技术涉及存储技术领域，具体涉及一种灵敏放大器及存储芯片。


背景技术：

2.在存储芯片或者存储器中，灵敏放大器用于读出存储单元中的存储数据。然而，在实际工作过程中，灵敏放大器受到影响会导致总位线或者位线电压不稳，或者对位线的预充不充分或者过充，都会严重影响灵敏放大器的分辨率。


技术实现要素：

3.本技术提供一种灵敏放大器及存储芯片，以缓解总位线电压的稳定度较低的技术问题。
4.第一方面，本技术提供一种灵敏放大器，该灵敏放大器包括第一钳位单元、第二钳位单元第一电流单元以及反馈单元，第一钳位单元的第一端与电源端电连接，第一钳位单元的第二端与总位线电连接；第二钳位单元的第一端与第一钳位单元的控制端电连接，第二钳位单元的第二端与接地端电连接，第二钳位单元的控制端与第一钳位单元的第二端电连接；第一电流单元的第一端与电源端电连接，第一电流单元的第二端与第二钳位单元的第一端电连接，第一电流单元的控制端与第一偏置电压端电连接；反馈单元的第一端与电源端电连接，反馈单元的第二端与第一电流单元的第二端电连接，反馈单元的控制端与第一钳位单元的第二端电连接。
5.在其中一些实施方式中，反馈单元包括反馈晶体管，反馈晶体管的第一极与电源端电连接，反馈晶体管的第二极与第一电流单元的第二端电连接，反馈晶体管的控制极与第一钳位单元的第二端电连接。
6.在其中一些实施方式中，第一电流单元包括第一电流晶体管，第一电流晶体管的第一极与电源端电连接，第一电流晶体管的第二极与反馈晶体管的第二极电连接，第一电流晶体管的控制极与第一偏置电压端电连接。
7.在其中一些实施方式中，第二钳位单元包括第二钳位晶体管，第二钳位晶体管的第一极与反馈晶体管的第二极、第一电流晶体管的第二极电连接，第二钳位晶体管的第二极与接地端电连接，第二钳位晶体管的栅极与第一钳位单元的第二端电连接。
8.在其中一些实施方式中，第一钳位单元包括第一钳位晶体管，第一钳位晶体管的第一极与电源端电连接，第一钳位晶体管的第二极与总位线电连接，第一钳位晶体管的控制极与第二钳位晶体管的第一极、反馈晶体管的第二极以及第一电流晶体管的第二极电连接。
9.在其中一些实施方式中，第一钳位晶体管、第二钳位晶体管均为n沟道型晶体管；第一电流晶体管、反馈晶体管均为p沟道型晶体管。
10.在其中一些实施方式中，灵敏放大器还包括第二电流晶体管和预充电晶体管，第二电流晶体管的第一极与电源端电连接，第二电流晶体管的第二极与第一钳位晶体管的第
一极电连接，第二电流晶体管的控制极与第二偏置电压端电连接；预充电晶体管的第一极与电源端电连接，预充电晶体管的第二极与第一钳位晶体管的第一极、第二电流晶体管的第二极电连接，预充电晶体管的控制极与预充电控制端电连接。
11.在其中一些实施方式中，灵敏放大器还包括第一晶体管、第二晶体管以及缓冲器，第一晶体管的第一极与电源端电连接，第一晶体管的控制极与第一钳位晶体管的第一极、预充电晶体管的第二极以及第二电流晶体管的第二极电连接，第一晶体管为p沟道型晶体管；第二晶体管的第一极与第一晶体管的第二极电连接，第二晶体管的第二极与接地端电连接，第二晶体管的控制极与第三偏置电压端电连接，第二晶体管为n沟道型晶体管；缓冲器的输入端与第一晶体管的第二极、第二晶体管的第一极电连接，缓冲器的输出端用于输出对应的读出数据。
12.在其中一些实施方式中，流经反馈单元的电流与流经第一电流单元的电流之比为1：m，其中，m为正数。
13.第二方面，本技术提供一种存储芯片，该存储芯片包括上述至少一实施方式中的灵敏放大器。
14.在其中一些实施方式中，存储芯片还包括译码晶体管，译码晶体管的第一极与总位线电连接，译码晶体管的第二极与位线电连接，译码晶体管的控制极与译码选择端电连接，译码晶体管为n沟道型晶体管。
15.在其中一些实施方式中，存储芯片还包括存储晶体管，存储晶体管的第一极与译码晶体管的第二极电连接，存储晶体管的第二极与接地端电连接，存储晶体管的控制栅与字线电连接。
16.本技术提供的灵敏放大器及存储芯片，通过反馈单元耦接总位线、第一钳位单元的控制端，可以一方面使得总位线的电位变化形成闭环控制，即第一恒定电流单元与第二钳位单元构成单极共源共栅放大器，反馈单元的接入，使得该共源共栅放大器的增益更大，反应更快。当总位线的电位升高，即第二钳位单元控制极电位升高，此共源共栅放大器输出端即第一钳位单元控制端电位就下降很多，第一钳位单元作为源跟随器使得总位线的电位又会被拉下到预设的电位而得以稳定；反之，当总位线的电位下降，通多第二钳位单元，第一恒流电流单元以及反馈单元的共同作用下，总位线的电位又会被抬升到预设的电位而得以保持稳定；反馈单元以及第一恒流电流单元的这种组合，使得钳位电路的反应速度更快，从而使总位线的的钳位电压更稳定。另一方面，当此灵敏放大器处在位线预充开始阶段时，总位线电位很低，反馈单元的电流会很大，使得第一钳位单元的控制极电压迅速抬高，从而第一钳位单元的电流即总位线的充电电流会很快提升很多，从而加速了总位线的充电速度，使总位线电位更早到达预期的钳位电压。
17.又，相较于现有灵敏放大器中钳位电路的可用种类较少，本技术通过第一电流单元、反馈单元以及第二钳位单元可以构造出不同于现有技术的钳位电路，丰富了钳位电路的种类，也拓宽了钳位电路更多的可应用场景。
附图说明
18.下面结合附图，通过对本技术的具体实施方式详细描述，将使本技术的技术方案及其它有益效果显而易见。
19.图1为本技术实施例提供的灵敏放大器的电路图。
20.图2为本技术实施例提供的存储芯片的电路图。
具体实施方式
21.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
22.有鉴于上述提及的总位线dbl电压的稳定度较低的技术问题，本实施例提供了一种灵敏放大器，如图1所示，该灵敏放大器包括第一钳位单元10、第二钳位单元20第一电流单元30以及反馈单元40，第一钳位单元10的第一端与电源端vcc电连接，第一钳位单元10的第二端与总位线dbl电连接；第二钳位单元20的第一端与第一钳位单元10的控制端电连接，第二钳位单元20的第二端与接地端gnd电连接，第二钳位单元20的控制端与第一钳位单元10的第二端电连接；第一电流单元30的第一端与电源端vcc电连接，第一电流单元30的第二端与第二钳位单元20的第一端电连接，第一电流单元30的控制端与第一偏置电压端biasp电连接；反馈单元40的第一端与电源端vcc电连接，反馈单元40的第二端与第一电流单元30的第二端电连接，反馈单元40的控制端与第一钳位单元10的第二端电连接。
23.可以理解的是，本实施例提供的灵敏放大器，通过反馈单元40耦接总位线dbl、第一钳位单元10的控制端，可以一方面使得总位线dbl的电位变化形成闭环控制，即第一恒定电流单元30与第二钳位单元20构成单极共源共栅放大器，反馈单元40的接入，使得该共源共栅放大器的增益更大，反应更快。当总位线dbl的电位升高，即第二钳位单元20控制极电位升高，此共源共栅放大器输出端即第一钳位单元10控制端电位就下降很多，第一钳位单元10作为源跟随器使得总位线dbl的电位又会被拉下到预设的电位而得以稳定；反之，当总位线dbl的电位下降，通多第二钳位单元20，第一恒流电流单元30以及反馈单元40的共同作用下，总位线dbl的电位又会被抬升到预设的电位而得以保持稳定；反馈单元40以及第一恒流电流单元30的这种组合，使得钳位电路的反应速度更快，从而使总位线dbl的钳位电压更稳定。另一方面，当此灵敏放大器处在总位线dbl预充开始阶段时，总位线dbl电位很低，反馈单元40的电流会很大，使得第一钳位单元10的控制极电压迅速抬高，从而第一钳位单元10的电流即总位线dbl的充电电流会很快提升很多，从而加速了总位线dbl的充电速度，使总位线dbl的电位更早到达预期的钳位电压。
24.又，相较于现有灵敏放大器中钳位电路的可用种类较少，本技术通过第一电流单元30、反馈单元40以及第二钳位单元20可以构造出不同于现有技术的钳位电路，丰富了钳位电路的种类，也拓宽了钳位电路更多的可应用场景。
25.在其中一个实施例中，反馈单元40包括反馈晶体管m4，反馈晶体管m4的第一极与电源端vcc电连接，反馈晶体管m4的第二极与第一电流单元30的第二端电连接，反馈晶体管m4的控制极与第一钳位单元10的第二端电连接。
26.需要进行说明的是，反馈晶体管m4的第一极可以为反馈单元40的第一端，反馈晶体管m4的第二极可以为反馈单元40的第二端，反馈晶体管m4的控制极可以为反馈单元40的控制端。反馈晶体管m4可以但不限于为p沟道型晶体管，在其他的实施例中也可以是第一受
控电流源，该第一受控电流源的输出电流与总位线dbl的电位呈反向变化。即总位线dbl的电位升高，该第一受控电流源的输出电流减小；或者，总位线dbl的电位降低，该第一受控电流源的输出电流增大。
27.在其中一个实施例中，第一恒流电流单元30包括第一电流晶体管m3，第一电流晶体管m3的第一极与电源端vcc电连接，第一电流晶体管m3的第二极与反馈晶体管m4的第二极电连接，第一电流晶体管m3的控制极与第一偏置电压端biasp电连接。
28.需要进行说明的是，第一电流晶体管m3的第一极可以为第一电流单元30的第一端，第一电流晶体管m3的第二极可以为第一电流单元30的第二端，第一电流晶体管m3的控制极可以为第一电流单元30的控制端。第一电流晶体管m3可以但不限于为p沟道型晶体管，在其他的实施例中也可以是第二受控电流源，该第二受控电流源的输出电流与上述第一受控电流源的输出电流成正向变化。即上述第一受控电流源的输出电流增加，该第二受控电流源的输出电流也随之增加；或者，上述第一受控电流源的输出电流减小，该第二受控电流源的输出电流也随之减小。优选地，第一受控电流源的输出电流与第二受控电流源的输出电流之比为1：m，其中，m为正数。更优选地，m为大于1的正数，以为第一钳位单元10的控制端或者第一钳位晶体管m1的控制极提供所需的电压和/或电流。
29.在其中一个实施例中，第二钳位单元20包括第二钳位晶体管m2，第二钳位晶体管m2的第一极与反馈晶体管m4的第二极、第一电流晶体管m3的第二极电连接，第二钳位晶体管m2的第二极与接地端gnd电连接，第二钳位晶体管m2的栅极与第一钳位单元10的第二端电连接。
30.需要进行说明的是，第二钳位晶体管m2的第一极可以为第二钳位单元20的第一端，第二钳位晶体管m2的第二极可以为第二钳位单元20的第二端，第二钳位晶体管m2的控制极可以为第二钳位单元20的控制端。第二钳位晶体管m2可以但不限于为n沟道型晶体管，在其他的实施例中也可以是第三受控电流源，该第三受控电流源的输出电流与总位线dbl的电位成正向变化。即上述总位线dbl的电位增加，该第三受控电流源的输出电流也随之增加；或者，上述总位线dbl的电位减小，该第三受控电流源的输出电流也随之减小。
31.在其中一个实施例中，第一钳位单元10包括第一钳位晶体管m1，第一钳位晶体管m1的第一极与电源端vcc电连接(第一钳位晶体管m1的第一极与第二基准电流晶体管m5第一极、预充电晶体管m6第一极以及第一晶体管m7的控制极连接)，第一钳位晶体管m1的第二极与总位线dbl电连接，第一钳位晶体管m1的控制极与第二钳位晶体管m2的第一极、反馈晶体管m4的第二极以及第一电流晶体管m3的第二极电连接。
32.需要进行说明的是，第一钳位晶体管m1的第一极可以为第一钳位单元10的第一端，第一钳位晶体管m1的第二极可以为第一钳位单元10的第二端，第一钳位晶体管m1的控制极可以为第一钳位单元10的控制端。第一钳位晶体管m1可以但不限于为n沟道型晶体管，在其他的实施例中也可以是第四受控电流源，该第四受控电流源的输出电流与该第四受控电流源的受控端电位成正向变化。即第四受控电流源的受控端电位增加，该第四受控电流源的输出电流也随之增加；或者，第四受控电流源的受控端电位减小，该第四受控电流源的输出电流也随之减小。
33.需要进行说明的是，上述第一钳位晶体管m1、第二钳位晶体管m2、第一电流晶体管m3以及反馈晶体管m4的工作原理如下：
34.第一恒定电流晶体管30与第二钳位晶体管20构成单极共源共栅放大器，反馈晶体管40的接入，使得该共源共栅放大器的增益更大，反应更快。为了维持总位线dbl的电位于一预设电位即钳位电压，当总位线dbl的电位高于该预设电位时，即第二钳位晶体管20控制极电位被抬高到高于预设电位，此共源共栅放大器输出端即第一钳位晶体管10控制端(b点)电位就下降很多，第一钳位晶体管10作为源跟随器使得总位线dbl的电位也随之降低而得以维持于上述预设电位；同理，当总位线dbl的电位低于上述预设电位时，通多第二钳位晶体管20，第一恒流电流晶体管30以及反馈晶体管40的共同作用下，总位线dbl的电位也随之上升而得以维持于上述预设电位。反馈晶体管40，第一恒流电流晶体管30以及第二钳位晶体管20的这种钳位电路组合，使得钳位电路的反应速度更快，从而使总位线dbl的钳位电压更稳定。
35.另一方面，当此灵敏放大器处于总位线dbl预充开始阶段时，总位线dbl电位很低，反馈晶体管40的电流会很大，使得第一钳位晶体管10的控制极电压迅速抬高，从而第一钳位晶体管10的电流即总位线dbl的充电电流会很快提升很多，从而加速了总位线dbl的充电速度，使总位线dbl的电位更早到达预期的钳位电压。
36.在其中一个实施例中，灵敏放大器还包括第二基准电流晶体管m5和预充电晶体管m6，第二电流晶体管m5的第一极与电源端vcc电连接，第二电流晶体管m5的第二极与第一钳位晶体管m1的第一极电连接，第二电流晶体管m5的控制极与第二偏置电压端bias_ref电连接；预充电晶体管m6的第一极与电源端vcc电连接，预充电晶体管m6的第二极与第一钳位晶体管m1的第一极、第二电流晶体管m5的第二极电连接，预充电晶体管m6的控制极与预充电控制端preb电连接。
37.需要进行说明的是，在本实施例中，第二电流晶体管m5用于提供该灵敏放大器的参考电流iref；预充电晶体管m6用于提供该灵敏放大器的位线充电电流ipre。随着第二偏置电压端bias_ref的电位升高，流经第二电流晶体管m5的电流iref减小；或者，随着第二偏置电压端bias_ref的电位降低，流经第二电流晶体管m5的电流iref增大。随着预充电控制端preb的电位升高，流经预充电晶体管m6的电流ipre减小；或者，随着预充电控制端preb的电位降低，流经预充电晶体管m6的电流ipre增大。也就是说，第二电流晶体管m5、预充电晶体管m6均可以但不限于为p沟道型晶体管，也可以是其他能够实现上述作用的元器件，例如，受控电流源等等。
38.在其中一个实施例中，灵敏放大器还包括第一晶体管m7、第二晶体管m8以及缓冲器50，第一晶体管m7的第一极与电源端vcc电连接，第一晶体管m7的控制极与第一钳位晶体管m1的第一极、预充电晶体管m6的第二极以及第二电流晶体管m5的第二极电连接，第一晶体管m7为p沟道型晶体管；第二晶体管m8的第一极与第一晶体管m7的第二极电连接，第二晶体管m8的第二极与接地端gnd电连接，第二晶体管m8的控制极与第三偏置电压端biasn电连接，第二晶体管m8为n沟道型晶体管；缓冲器50的输入端与第一晶体管m7的第二极、第二晶体管m8的第一极电连接，缓冲器50的输出端用于输出对应的读出数据dout。
39.需要进行说明的是，本实施例中的第一晶体管m7、第二晶体管m8能够用于构成单相放大器。缓冲器50用于根据需要对输出的读出数据dout进行再次的放大与整形，从而方便后续电路的逻辑输出与控制。
40.在其中一个实施例中，流经反馈单元40的电流与流经第一电流单元30的电流之比
为1：m，其中，m为正数。
41.在其中一个实施例中，本实施例提供一种存储芯片，如图2所示，该存储芯片包括上述至少一实施例中的灵敏放大器。
42.可以理解的是，本实施例提供的存储芯片，通过反馈单元40耦接总位线dbl、第一钳位单元10的控制端，可以一方面使得总位线dbl的电位变化形成闭环控制，即第一恒定电流单元30与第二钳位单元20构成单极共源共栅放大器，反馈单元40的接入，使得该共源共栅放大器的增益更大，反应更快。当总位线dbl的电位升高，即第二钳位单元20控制极电位升高，此共源共栅放大器输出端即第一钳位单元10控制端电位就下降很多，第一钳位单元10作为源跟随器使得总位线dbl的电位又会被拉下到预设的电位而得以稳定；反之，当总位线dbl的电位下降，通多第二钳位单元20，第一恒流电流单元30以及反馈单元40的共同作用下，总位线dbl的电位又会被抬升到预设的电位而得以保持稳定；反馈单元40以及第一恒流电流单元30的这种组合，使得钳位电路的反应速度更快，从而使总位线dbl的钳位电压更稳定。
43.另一方面，当此灵敏放大器处在总位线dbl预充开始阶段时，总位线dbl电位很低，反馈单元40的电流会很大，使得第一钳位单元10的控制极电压迅速抬高，从而第一钳位单元10的电流即总位线dbl的充电电流会很快提升很多，从而加速了总位线dbl的充电速度，使总位线dbl的电位更早到达预期的钳位电压。
44.又，相较于现有灵敏放大器中钳位电路的可用种类较少，本技术通过第一电流单元30、反馈单元40以及第二钳位单元20可以构造出不同于现有技术的钳位电路，丰富了钳位电路的种类，也拓宽了钳位电路更多的可应用场景。
45.需要进行说明的是，上述存储芯片可以但不限于为异或型闪存(nor flash)。
46.在其中一个实施例中，存储芯片还包括译码晶体管m9，译码晶体管m9的第一极与总位线dbl电连接，译码晶体管m9的第二极与位线bl电连接，译码晶体管m9的控制极与译码选择端y_mux电连接，译码晶体管m9为n沟道型晶体管。
47.在其中一个实施例中，存储芯片还包括存储晶体管mst，存储晶体管mst的第一极与译码晶体管m9的第二极电连接，存储晶体管mst的第二极与接地端gnd电连接，存储晶体管mst的控制栅与字线wl电连接。
48.需要进行说明的是，流经存储晶体管mst的电流为icell。在读出存储于存储晶体管mst中的数据的过程中，首先预充电晶体管m6导通，对预充电晶体管m6的第二极(a点)的电位进行预充电至至电源端vcc的电位，同时总位线dbl和对应的位线bl也被预充到指点的钳位电压。当预充结束后，预充电晶体管m6关闭。在灵敏放大过程中，当第二电流晶体管m5的电流即灵敏放大器的参考电流iref大于存储晶体管mst的电流icell的情况下，第一晶体管m7的控制极电压会维持高电位，该高电位不足以导通第一晶体管m7，此时第二晶体管m8处于导通状态，经缓冲器50输出的读出数据dout即为“0”。当参考电流iref小于存储单元icell的情况下，第一晶体管m7的控制极电压会随着时间推移而下降，当该电位下降到可以导通第一晶体管m7时，随着第一晶体管m7的电流增加到大于第二晶体管m8的电流，经缓冲器50输出的读出数据dout即为“1”。
49.在其中一个实施例中，上述各晶体管中的至少一个可以但不限于为p沟道型晶体管，也可以为n沟道型薄膜晶体管。
50.需要进行说明的是，在上述各实施例中，第一极可以为源极或者漏极中的一个，第二极可以为源极或者漏极中的另一个，控制极可以为栅极；或者，第一极可以为集电极或者发射极中的一个，第二极可以为集电极或者发射极中的另一个，控制极可以为基极。
51.在上述各实施例中，各晶体管也可以为双极结型晶体管，或者还可以为场效应晶体管。
52.综上所述，相关技术中总位线dbl的电位容易受到不同电压以及工艺角的影响而无法保持一致，例如，ff corner(fast nmos fast pmos，nmos、pmos的阈值电压都比较低)或者高压低温下总位线dbl的电位会比较低，相反，在ss corner(slow nmos slow pmos，nmos、pmos的阈值电压都比较高)或者低压高温下总位线dbl的电位又会比较高，使总位线dbl或者位线bl更难充电到预期电位。同时，dbl的电位容易受电源电压的扰动而不能足够稳定。本技术通过添加反馈单元40，并通过总位线dbl的电位控制流经反馈单元40的电流ifb，并通过调节ifb、ibias两路电流的比例，可以在不同电压以及工艺角下总位线dbl的电位保持得更一致，同时总位线dbl的电位更不容易收到电源电压的干扰，而且位线bl也更容易被充电到预期电位，从而整体上使灵敏放大器的分辨率变得更好。
53.以1.8v(总位线dbl的电位)/64m(存储芯片的容量)项目为例，没有增加反馈单元40之前，不同电压以及工艺角下总位线dbl的电位差在～250mv左右；添加反馈单元40后，总位线dbl的电位差在～100mv左右，同时在ss corner低压条件下，位线bl的预充时间缩短～3ns左右。
54.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
55.以上对本技术实施例所提供的灵敏放大器及存储芯片进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例的技术方案的范围。