读裕度增强型存储阵列、读操作时序控制电路及存储器

本发明属于集成电路，具体涉及一种读裕度增强型存储阵列，一种读操作时序控制电路，一种mram的高可靠性的数据读取方法，一种高读可靠性的磁性随机存储器，以及对应的mram芯片。

背景技术：

1、近年来，随着物联网和可穿戴设备的快速发展和广泛应用，物联网芯片的需求正在不断增长。如图1所示，传统的物联网芯片主要由mcu(作为主控制器)、sram(作为主存储器)和envm(作为代码存储器)三大功能电路构成；其中，envm是一种片上中小容量的非易失性存储器(nvm)，这类存储模块通常具有快速读写能力和较低的功率消耗，并用于运行包括包括数据记录、可配置查找表(lut)、efuse物理不可克隆函数(puf)在内的应用程序。特别地，在物联网芯片中，还要求envm具有非常稳定的读操作可靠性，避免数据在读取过程出错，防止对物联网芯片不同的功能的应用产生影响。

2、自旋转转移磁性随机存储器(spin-torque transfer magnetic random accessmemory，stt-mram)因具有零待机功耗和非易失性等特点受到广泛关注，是下一代高密度片上非易失存储器件(envm)的重要候选者。然而，在当前芯片级stt-mram设计上，反平行状态单元(ap,rap)与平行状态单元(p,rp)之间mtj的隧道磁电阻比(tmr：(rap-rp)/rp)较小，这导致读信号裕度(vrsm)较低，影响了存储模块的数据读取可靠性。

3、由2t-2mtj构成的stt-mram阵列相对于1t-1mt构成的stt-mram阵列而言，因为具有差分位线(bl和blb)，因此在电压模式读取模式下，读信号裕度(在2t-2mtj构成的stt-mram阵列中vrsm定义为位线电压vbl与vblb的差值)得到了提高，能够快速、低功耗地进行读操作。但是这类存储模块在读过程中仍然存在如下问题：(1)由于较大的读取电流以及较小的隧道磁电阻，如图2所示，存储阵列中的位线在放电过程中，vbl与vblb都从vpre快速地下降至0电位，因此对于灵敏放大器而言，其采样窗口(tsmw)较小，即vrsm>voffset(灵敏放大器失调电压)的时间较短；(2)由于在工艺波动影响下，不同存储单元的tmr会出现变化，在读操作过程中，不同单元的vrsm最大值出现的时机分布较为分散；因此对于灵敏放大器而言，其公共采样时刻难以确定。

4、受到以上问题的影响，stt-mram阵列仍面临读可靠性挑战，无法满足envm对快读、低功耗和读可靠性的三种性能要求，本领域技术人员亟需提供一种可满足envm要求的新电路，以提升物联网芯片的性能。

技术实现思路

1、为了解决现有stt-mram存储器因信号读取阶段的采样窗口过窄和分布时机分散造成的数据读可靠性不足的问题，本发明提供一种读裕度增强型存储阵列，一种读操作时序控制电路，一种mram的高可靠性的数据读取方法，一种高读可靠性的磁性随机存储器，以及对应的mram芯片。

2、本发明采用以下技术方案实现：

3、一种读裕度增强型存储阵列，其用于改变mram的存储阵列在进行数据读取时的信号变化方式，进而扩大灵敏放大器读取数据过程中进行信号采样的时序裕量。该型读裕度增强型存储阵列包括原始存储阵列和正反馈阵列两个部分。

4、原始存储阵列中包括多个按照阵列的方式排列的mram存储单元；每个存储单元根据行列位置连接在对应的字线wl和位线组上，位线组中包括源线sl、反源线slb、位线bl、反位线blb。

5、正反馈阵列由多个正反馈单元按行排列构成；正反馈单元的数量与原始存储阵列的列数相同，原始存储阵列的每一列下方均连接有一个正反馈单元。每个正反馈单元由两个开关sw1、sw2，以及两个nmos管m1、m2构成。正反馈单元的电路连接方式为：m1的栅极接在对应列的位线bl上，源极接地，漏极通过sw2接在反源线slb上。m2的栅极接在对应列的反位线blb上，源极接地，漏极通过sw1接在源线sl上。

6、作为本发明进一步的改进，原始存储阵列中的每个存储单元由两个状态相反的磁隧道结mtj1、mtj2，以及两个nmos管nm1、nm2构成。电路连接方式如下：mtj1的一端连接位线bl，另一端连接nm1的源极；nm1的漏极接源线sl。mtj2的一端连接反位线blb，另一端连接nm2的源极；nm2的漏极接反源线slb。nm1和nm2的栅极均接在对应行的字线wl上。

7、作为本发明进一步的改进，读裕度增强型存储阵列和原始存储阵列的写操作的控制逻辑相同，包括如下过程：

8、首先，使能被选中的字线wl[i]，关闭其余字线。然后，通过对位线组bl、blb、sl和slb施加不同的电压，实现对mtj1、mtj2的阻态进行改写，从而在存储节点写入对应的存储内容。

9、作为本发明进一步的改进，读裕度增强型存储阵列执行读操作时，bl和blb的位线电压差vin的控制逻辑如下：

10、一、准备阶段：预充电路将位线bl和反位线blb上的位线电容cbl和cblb均预充至高电平。

11、二、执行阶段：首先，使能被选中的字线wl[i]，关闭其余字线，并闭合对应列的第一开关sw1与第二开关sw2启动正反馈电路。sl和slb分别通过m2和m1连接至低电平。

12、接下来，当位线电容cbl和cblb开始放电时，vbl与vblb同时开始下降，其下降速度取决于对应存储单元中mtj的阻态：

13、当低阻态p对应的位线率先放电至小于m1和m2的阈值电压时，高阻态ap对应的位线放电通路被打断。当低阻态p所对应位线继续放电至m1和m2的阈值电压以下时，位线电压vbl与vblb的电压差被钳位至一个固定值。

14、本发明还包括一种读操作时序控制电路，其基于复制位线技术设计，读操作时序控制电路用于根据接收到的一个与存储单元的字线wl同步激活的使能信号en1，生成一个与en1按照预设时间间隔δt延时的控制信号saen。控制信号saen作为灵敏放大器执行量化输出操作的使能信号。本发明提供的的读操作时序控制电路包括复制阵列和逻辑控制单元。

15、其中，复制阵列由多个磁隧道结mtj和多个nmos管相互连接并按列排布构成。复制阵列与mram的存储阵列中任意列的各元件的电路连接方式完全相同。选择复制阵列中连续的k行的复制单元作为激活部分，其余的复制单元作为冗余部分。将复制阵列中的复制位线组记为sl、slb、bl和blb时；激活部分对应的所有连接在dbl和dsl之间nmos管的栅极相连作为使能信号en1的输入端。激活部分对应的所有连接在dslb和dblb之间nmos管的栅极相连作为使能信号en2的输入端。并将位于dbl和dsl之间的各个mtj置于高阻态ap；将位于dslb和dblb之间的各个mtj置于低阻态p。

16、逻辑控制单元包括两个cmos反相器inv1和inv2。inv1的输入端与复制位线dbl相连，输出端输出使能信号en2；inv2的输入端与复制反位线dblb相连，输出端输出控制信号saen。

17、在复制阵列中，激活部分的行数k由使能信号en1与控制信号saen间所需的延时时间间隔δt确定，且k与δt呈负相关关系，k值通过电路仿真和测试的方式确定。

18、本发明还提供了一种mram的高可靠性的数据读取方法，其包括如下步骤：

19、s1：采用如前述的读裕度增强型存储阵列对应的电路作为数据存储模块。

20、s2：采用如前述的读操作时序控制电路作为生成读操作中灵敏放大器所需的控制信号saen的功能模块。

21、s3：在数据存储模块中，任意存储单元的数据读取过程包括如下步骤：

22、s31：读裕度增强型存储阵列中任意一个存储单元的字线wl被激活。与此同时，向读操作时序控制电路同步发送一个使能信号en1。

23、s32：读裕度增强型存储阵列执行数据读取操作，并使得bl和blb间的位线电压差vin达到峰值。与此同时，读操作时序控制电路根据输入的使能信号en1生成一个满足时序要求的控制信号saen，并发送给灵敏放大器。

24、s33：灵敏放大器在接受到控制信号saen时，恰好处于最佳的信号采样窗口。此时，由灵敏放大器对位线电压差vin进行采样，并将采样结果转换为对应存储单元的存储数据。

25、本发明还包括一种高读可靠性的磁性随机存储器，其采用如前述的mram的高可靠性的数据读取方法执行任意存储单元中存储数据的读操作。该型高读可靠性的磁性随机存储器包括：原始存储阵列、复制位线时序控制电路、字线组、位线组、正反馈阵列、读写选择电路、行译码器、字线驱动、预充电路、列选择器、灵敏放大器、输入输出单元，以及时序控制模块。

26、其中，原始存储阵列包括n×m个阵列式排布的存储单元；其中，n为存储阵列的行数，m为存储阵列的列数。每个存储单元均由两个状态相反的磁隧道结mtj1、mtj2，以及两个nmos管nm1、nm2构成。

27、复制位线时序控制电路用于根据接收到的使能信号en1生成一个对应的控制信号saen。复制位线时序控制电路采用如前述的读操作时序控制电路的电路连接方案，复制位线时序控制电路包括复制阵列和逻辑控制单元。复制阵列为存储阵列额外增加的一个冗余列；选择冗余列中连续的k行的复制单元作为参与工作的有效部分，剩余的复制单元作为不参与工作的无效部分；复制列中无效部分的各个nmos管的栅极接地。

28、字线组由n条字线构成，分别为wl[1]～wl[n]。原始存储阵列中位于相同行的各个存储单元与同一条字线相连；每条字线用于开启对应行的所有存储单元。

29、位线组包括分别连接在原始存储阵列各列上的m条源线sl、m条反源线slb、m条位线bl、m条反位线blb。以及连接在复制阵列上的1条复制源线dsl、1条复制反源线dslb、1条复制位线dbl、1条复制反位线dblb。

30、正反馈阵列由m个正反馈单元按行排列构成，原始存储阵列的每一列下方均连接有一个正反馈单元。每个正反馈单元由两个开关sw1、sw2，以及两个nmos管m1、m2构成。正反馈单元的电路连接方式为：m1的栅极接在对应列的位线bl上，源极接地，漏极通过sw2接在反源线slb上。m2的栅极接在对应列的反位线blb上，源极接地，漏极通过sw1接在源线sl上。

31、读写选择电路用于根据接收到的读写选择信号wen切换高读可靠性的磁性随机存储器的读/写模式。行译码器用于控制各条字线的字线驱动。字线驱动用于根据行译码器的译码结果控制各条字线的开启或关闭。预充电路用于对位线组中的各个位线电容进行充电。列选择器用于选择各位线组，进而结合行译码器和字线驱动实现对原始存储阵列中任意存储单元进行选择，并在读/写模式下执行对相应存储单元的读/写操作；灵敏放大器用于在读模式下根据接收到的控制信号saen确定位线电压差vin的采样时刻，并根据vin的采样结果生成并输出对应存储单元的存储数据。输入输出单元用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据。时序控制模块用于生成读/写操作过程中所需的各个时钟信号。

32、作为本发明进一步的改进，灵敏放大器由m个灵敏放大电路按行排列而成，灵敏放大电路与原始存储阵列的各列一一对应。每个灵敏放大电路用于输出对应列中某个存储单元的量化结果。

33、每个灵敏放大电路由4个pmos管p1、p2、p3、p4，以及5个nmos管n1、n2、n3、n4、n5构成。电路连接关系如下：

34、p1、p2、p3、p4的源极接电源vdd；p1、p4、n5的栅极接控制信号saen；p3、n2的栅极和p2、n1的漏极相连，并作为输出节点q；p2n1的栅极、p3p4的漏极和n2的源极相连，并作为反向输出节点qb；n1的源极和n3的漏极相连作为第一节点net1；n2的源极和n4的漏极相连作为第二节点net2；n3、n4的源极和n5的漏极相连作为第三节点net3；n5的源极节点gnd；n3的栅极接位线bl，n4的的栅极接反位线blb。

35、作为本发明进一步的改进，读写选择电路根据外部使能信号产生一个读写选择信号wen。当读写选择信号wen为高电平1时，高读可靠性的磁性随机存储器执行标准写操作；当读写选择信号wen为低电平0时，高读可靠性的磁性随机存储器按照如前述的mram的高可靠性的数据读取方法执行裕度增强型读操作。

36、本发明还包括一种mram芯片，其为集成电路，并由前述的高读可靠性的磁性随机存储器封装而成。

37、本发明提供的技术方案，具有如下有益效果：

38、首先，本发明通过在原始存储单元的位线上增加正反馈单元的方式，改变了存储节点在数据读取时的放电特性，进而将位线电压差钳位在峰值电压处，该变了传统器件信号采样窗口较窄的问题。其次，本发明利用复制位线技术设计了一种全新的读操作时序控制电路，该电路可以最大程度跟踪存储阵列的数据读取阶段的放电特性，并准确生成满足时延要求的控制信号，该控制信号输入到灵敏放大器中作为使能信号后，可以使得灵敏放大器总能在最佳的信号采样时机完成信号采样和数值量化，进而克服传统器件中采用时机分布较为分散，灵敏放大器的公共采样时刻难以确定等问题。

39、基于以上两点改进，本发明还提供了一种新的mram电路的设计方案，分别通过对存储阵列结构的调整扩大了电路信号采样的时序裕量，以及通过对读操作时序的优化控制提升了位线电压差采样时刻的控制精度，最终实现对电路的读可靠性的增强。

40、利用本发明方案设计的mram芯片可以同时满足物联网芯片对非易失性磁性随机存储器在读写速率、功耗和可靠性等多重指标上的严格要求，大幅提升了mram器件的性能和实用价值。