专利名称：动态存储器的制作方法
技术领域：
本发明涉及半导体存储器，尤其涉及动态存储器(DRAM)的字线控制电路。
图7概略地表示现有的DRAM的一般的单元结构。这种单元结构是众所周知的，因此其说明从略。在图7的存储单元阵列60中，排列成行列状的存储单元(DRAM单元)MC，如图8所示，通常采用由传送数据用的一个晶体管Q和保持数据用的一个电容器C串联而成的单晶体管·单电容器结构。上述的晶体管Q通常由N沟道绝缘栅型场效应晶体管(NMOS晶体管)(N沟道金属氧化物晶体管)构成，其一端(漏极)连接在位线BL上，其栅极连接在字线WL上。
读出/写入所选择的存储单元MC时，通过将其电平升压到至少比DRAM的电源电压Vcc高出上述晶体管Q的阈值大小的字线驱动信号加在与晶体管Q的栅极连接的字线WL上，以充分确保从电容器C读出时的电荷量/向电容器C写入时的电荷量。
其次，一边参照图9所示的工作波形，一边简单地说明图7中DRAM的读出/写入操作之一例。图中，所谓存储单元的内部节点是指在上述那种单晶体管·单电容器构成的存储单元中的晶体管Q和电容器C的串联节点。当访问存储单元MC时，首先，从外部输入RAS(行地址选通)输入电路61的行地址选通信号RAS达到激活电平(“低”)后，行系统电路便开始工作。这时，行译码器67对来自行地址缓冲电路63的行地址信号进行译码，选择指定的字线WL，并将字线驱动电压选择电路66的输出(升压字线驱动信号)供给该被选择的字线(选择字线)，将选择字线激活。另外，由地字线WL存在寄生电容或寄生电阻，所以达到激活电平(或非激活电平)的速度慢。
上述选择字线被激活后，与其连接的存储单元中的数据被读到位线BL上，同时，与伪字线连接的空单元中的数据被读到与上述位线BL互补的位线上，上述位线对之间产生的电位差由读出放大器(读出用的NMOS放大器、恢复用的PMOS放大器)69读出放大(读出操作及恢复操作)。这时，对应于从选择字线的电压上升到存储单元MC中的数据被读到位线BL上的延迟时间而根据由字线延迟补偿电路65进行延迟补偿过的读出放大控制信号SEN，将读出放大器激活信号SAN·SAP从读出放大器驱动电路68供给读出放大器69。另外，上述位线对中的各位线的电位利用读出放大器69的输出设定为“高”电平、“低”电平，对与上述选择字线连接的存储单元进行重写(更新)。
其次，从外部输入CAS(列地址选通)输入电路71的列地址选通信号CAS激活(“低”电平)后，列系统电路便开始工作。这时，列译码器75根据对来自列地址缓冲电路73的列地址信号进行译码后的信号，控制列选择电路，于是将与被选择的列(选择列)对应的读出放大器的输出(读出数据)读到数据线DQ(图中未示出)上。此后，使RAS信号及CAS信号返回非激活电平(“高”)后，选择字线便返回非激活电平(“低”)，位线对或与其对应连接的读出放大器的输入输出节点对得到均衡。
另一方面，写入时，如上所述，当选择字线及读出放大器分别处于激活状态时，使允许写入控制信号WE达到激活电平(“高”)，通过数据线DQ，将写入数据写入与选择列对应的读出放大器，然后使RAS信号及CAS信号返回非激活电平(”高”)，并使选择字线返回非激活电平(“低”)，于是对存储单元的写入结束。
可是，在上述那种现有的访问方式中，在从RAS信号达到激活电平至返回非激活电平的期间内，选择字线仍保持在激活电平状态，由于选择字线保持激活电平(就是说，升压字线驱动信号加在选择行的存储单元的栅极上)的期间长，所以加在选择行存储单元的NMOS晶体管的栅极氧化膜上的电场密度大，因而存在着存储单元的可靠性下降的问题。
如上所述，在选择字线保持激活电平的长期间内，由于非选择行的字线传送单元的晶体管的漏电流或PN结的漏电流等的作用，上述升压字线驱动信号的电平逐渐下降，所以难以使RAS信号的激活期间延长。如果想使RAS信号的激活期间延长，就必须在字线驱动电压源64的输出侧连接一个漏电补偿电路76，因而存在着漏电流补偿电路76部分造成的结构面积增加及消耗电流增大的问题。
当进行读出操作时，由于RAS信号从激活电平返回非激活电平后，要对位线对及与其对应连接的读出放大器的输入输出节点对进行均衡，所以存在读出时的恢复时间(恢复用的预充电时间)长的问题。
另外，进行写入操作时，为了将“高”电平或“低”电平的数据完全写入存储单元，由于RAS信号从激活电平返回非激活电平，在选择字线完全返回非激活电平后，要对位线对及与其对应连接的读出放大器的输入输出节点对进行均衡，所以存在着写入周期时间长的问题。
如上所述，现有的DRAM由于选择字线保持激活电平的期间长，所以加在选择行存储单元的NMOS晶体管的栅极氧化膜上的电场密度大，存在存储单元的可靠性下降的问题，为了防止升压字线驱动信号电平下降，存在伴随漏电流补偿电路的增加而使得结构面积和消耗电流增大的问题。
另外，由于RAS信号从激活电平返回非激活电平后，要对位线对和与其对应连接的读出放大器的输入输出节点对进行均衡，所以存在读出时的恢复时间长，以及写入周期时间长的问题。
本发明就是为了解决上述问题而开发的，其目的是提供这样一种动态存储器，它能减小加在单元晶体管的栅极氧化膜上的电场密度而抑制存储单元的可靠性下降，并能抑制升压字线驱动信号电平下降，因而可省去漏电流补偿电路，还能缩短读出时的恢复时间及写入周期时间。
本发明的动态存储器的特征是备有动态存储单元排列成行列状的存储单元阵列；与上述存储单元阵列的同一行的存储单元连接的多条字线；与上述存储单元阵列的同一列的存储单元连接的多条位线；选择驱动上述字线用的行译码器；选择上述位线用的列选择电路；驱动上述列选择电路用的列译码器；对在上述位线上从上述存储单元读出的电位进行读出放大并将写入数据的电位设定在上述位线上用的读出放大器；与从外部输入的RAS信号同步进行上述字线的选择控制及上述读出放大器的激活控制的控制电路；以及在从上述RAS信号达到激活电平至返回非激活电平的期间，从连接在由上述控制电路选择的字线上的存储单元读到与其连接的位线上的电位由上述读出放大器进行读出放大后，控制上述字线使其返回非激活电平的字线控制电路。
上述字线控制电路最好是在上述字线刚返回非激活电平之后进行控制，对上述字线及上述读出放大器的输入输出节点进行均衡。
上述字线控制电路最好是在上述字线返回非激活电平后进行写入操作时，与允许写入信号同步再次将上述字线设定为激活电平。
上述字线控制电路也可以这样进行控制，即在将上述字线再次设定为激活电平后，通过将上述RAS信号返回非激活电平，而使上述字线返回非激活电平，也可以在将上述字线再次设定激活电平后，不等上述RAS信号返回非激活电平，就使上述字线返回非激活电平。
在从RAS信号达到激活电平到返回非激活电平的期间，确定读出数据后，由于使选择字线返回非激活电平，所以选择字线维持激活电平的时间缩短。
因此，升压字线驱动信号加在选择行的存储单元栅极上的时间缩短，加在单元晶体管的栅极氧化膜上的电场密度变小，所以能抑制存储单元的可靠性的下降。另外，由于由非选择行的字线传送单元的晶体管的漏电流及PN结的漏电流等引起的升压字线驱动信号电平的下降量减小，所以可省去漏电流补偿电路，消除了该部分的结构面积及消耗电流。
另外，在从RAS信号达到激活电平始到返回非激活电平的期间，可在读出数据确定后，对位线对及与其对应连接的读出放大器的输入输出节点对进行均衡，能缩短读出电路的恢复时间。
另外，进行写入操作时，不等RAS信号返回非激活电平、而只待选择字线完全返回非激活电平后，即可对位线对及与其对应连接的读出放大器的输入输出节点进行均衡，因而能缩短写入周期时间。另外，在读出操作后，进行写入操作时，在该时刻即可激活选择字线，因而能缩短位线对的预充电时间。
另外，可延长RAS信号的激活期间，因而能缩短RAS信号在非激活期间(等待状态)的预充电时间。
图1是表示本发明第1实施例中的DRAM单元结构的示意图。
图2是表示图1中的DRAM的读出操作之一例的时间波形图。
图3是表示图1中的DRAM的读出操作及随后的写入操作之一例的时间波形图。
图4是表示本发明第2实施例中DRAM的读出操作及随后的写入操作之一例的时间波形图。
图5是表示图1中的字线控制电路一具体例的逻辑电路图。
图6是表示图1中的字线延迟补偿电路一具体例的逻辑电路图。
图7是表示现有的DRAM的一般方块结构的示意图。
图8是表示在图7所示的存储单元阵列中排列成行列状的存储单元之一例的电路图。
图9是表示图7中DRAM的读出时/写入时的主要部分的工作波形之一例的波形图。
图中MC存储单元WL字线
BL位线11字线控制电路60存储单元阵列61RAS输入电路62行地址复位电路63行地址缓冲电路64字线驱动电压源65字线延迟补偿电路66字线驱动电压源选择电路67行译码器68读出放大器驱动电路69读出放大器·列选择电路70读/写驱动选通电路71CAS输入电路72列地址闩锁电路73列地址缓冲电路74列选择驱动电路75列译码器下面参照附图详细说明本发明的实施例。图1简略地表示出本发明第1实施例中的DRAM的单元结构。该单元结构与前面参照图7说明过的现有的DRAM的单元结构相比较，不同之处在于增加了输入恢复信号RESTOR的字线控制电路11，从该字线控制电路11输出的控制信号WLSTR输入到字线驱动电压源64及字线延迟补偿电路65，以及省去了漏电流补偿电路76。
图1中，存储单元阵列60如图8所示，由单晶体管·单电容器构成的存储单元MC排列成行列状。而且字线WL连接在存储单元阵列60的同一行存储单元MC上，位线BL连接在同一列的存储单元MC上。
读出放大器·列选择电路69包括对从上述存储单元读到与其连接的位线上的电位进行读出放大、并将写入数据的电位设定在位线上用的读出放大器(由读出用的NMOS放大器及恢复用的PMOS放大器构成)、以及选择上述位线用的列选择电路。
从外部输入RAS信号的RAS输入电路61、行地址复位电路62、行地址缓冲电路63、字线驱动电压源64，字线延迟补偿电路65，字线驱动电压源选择电路66、行译码器67、以及读出放大器驱动电路68构成行系统电路的一部分，形成与从外部输入的RAS信号同步进行上述字线WL的选择控制及上述读出放大器69的激活控制的控制电路。
字线延迟补偿电路65如后面所述，对应于从所选择的字线的电压上升到存储单元中的数据被读到位线上的延迟时间，输出延迟补偿过的读出放大器控制信号SENB及控制信号WUP。
行地址复位电路62接收来自上述字线延迟补偿电路的控制信号WDOWN，输出预充电信号PRCH。行地址缓冲电路63输入行地址信号，在RAS信号激活状态期间保持该行地址信号。
行译码器67对从行地址缓冲电路63输入的行地址信号进行译码以选择字线，并将字线驱动电压源选择电路66的输出(升压字线驱动信号)供给选择字线。
读出放大器驱动电路68根据从字线延迟补偿电路68供给的读出放大器控制信号SENB，输出读出放大器激活信号SAN、SAP，驱动读出放大器69。
读/写驱动选通电路70根据从字线延迟补偿电路65供给的控制信号WUP，输出列允许控制信号CENB。从外部输入CAS信号的CAS输入电路71、在规定期间闩锁列地址信号输入的列地址闩锁电路72、列地址缓冲电路73、列选择驱动电路74，以及列译码器75构成列系统电路的一部分。
列选择驱动电路74根据从读/写门电路70从供给的列允许控制信号CENB·控制激活，将控制列选择期间用的控制信号CDRV输出给列译码器75。
列译码器75对从列地址缓冲电路73输入的列地址信号进行译码，控制列选择电路。
在本实施例中，字线控制电路11根据恢复信号RESTOR及RAS输入电路61的输出信号RINT，在从RAS信号达到激活电平到返回非激活电平的期间，从与选择字线连接的存储单元读到与其连接的位线上的电位由读出放大器读出放大后，控制选择字线使其返回非激活电平，再者，此后进行写入时，为了控制上述字线使其再次激活，由逻辑电路构成，以便输出控制信号WLRSTR。这时，利用控制信号WLRSTR控制例如字线驱动电压源64。将选择字线暂时控制在非激活状态时，为了保持读出放大器的工作状态，由控制信号WLRSTR控制例如字线延迟补偿电路65。
其次，参照图2所示的工作波形，简单地说明图1中的DRAM的读出操作的一个例子。图2中，所谓存储单元的内部节点，是指上述那种由单晶体管·单电容器构成的存储单元中的晶体管Q和电容器C的串联节点。
访问存储单元MC时，首先，RAS信号达到激活电平(“低”)后，行系统电路开始工作。这时，行译码器67对来自行地址缓冲电路63的行地址信号进行译码，选择指定的字线WL，将字线驱动电压选择电路66的输出(升压字线驱动信号)供给该选择字线，并将选择字线激活。由于字线WL存在寄生电容和寄生电阻，所以达到激活电平(或非激活电平)的速度慢。
上述选择字线被激活后，与其连接的存储单元中的数据被读到位线BL上，同时，与伪字线连接的空单元中的数据被读到与上述位线BL互补的位线上，上述位线对之间产生的电位差由读出放大器(读出用的NMOS放大器、恢复用的PMOS放大器)69进行读出放大(读出操作及恢复操作)。
这时，对应于从选择字线的电压上升到存储单元MC中的数据被读到位线BL上的延迟时间，根据由字线延迟补偿电路65进行延迟补偿后的读出放大控制器控制信号SEN，将读出放大器激活信号SAN、SAP从读出放大器驱动电路68供给读出放大器69。
上述位线对的各位线的电位由读出放大器69扔输出分别设定为“高”电平、“低”电平，并对与上述选择字线连接的存储单元进行重写(更新)。
该读出数据确定后，由于上述恢复信号RESTOR激活，选择字线变成非激活状态(下降)，另外，位线对及与其对应连接的读出放大器的输入输出节点对得到均衡。
其次，CAS信号激活(“低”电平)后，列系统电路开始工作。这时，列译码器75根据对来自列地址缓冲电路73的列地址信号进行译码后的信号，在利用列允许控制信号CENB控制的列选择期间，控制列选择电路，进行列的选择，并控制与该选择列对应的读出放大器的输出(读出数据)，将其读到数据线DQ(图中未示出)上。
此后进行的控制是通过恢复信号RESTOR返回非激活状态，使选择字线返回激活电平，最后使RAS信号及CAS信号返回非激活电平，读出放大器完全返回非激活状态。
图3是表示图1中DRAM中的读出操作及随后的写入操作之一例的时间波形图。图3中，到读出操作结束为止，与前面参照图2说明过的操作相同，此后进行写入时，WE信号激活，并根据这时的列地址，进行列选择。这时，选择字线处于非激活状态，读出放大器处于激活状态，写入数据通过写入读出放大器，确定数据写入位线对中。此后，通过恢复信号RESTOR变成非激活状态，使选择字线再次激活。而且，最后通过RAS信号返回非激活电平，选择字线完全返回非激活状态，于是向存储单元的写入结束。
在图3中，对应于读出操作后进行一次写入操作的例子，示出了恢复信号RESTOR只有一次变为激活状态的情况，但不受此限，读出操作后进行多次写入操作时，与此相对应，也可以控制为恢复信号RESTOR多次变为激活状态。
在上述的第1实施例的DRAM中，在从RAS信号变成激活电平到返回非激活电平的期间，由于读出结束后使选择字线返回非激活电平，所以选择字线保持激活电平的期间变短。因此，升压字线驱动信号加在选择行的存储单元栅极上的期间变短，加在单元晶体管的栅极氧化膜上的电场密度变小，所以能抑制存储单元的可靠性下降。另外，由于由非选择行的字线传送单元的晶体管漏电流或PN结的漏电流等引起的升压字线驱动信号的电平下降量减小，所以可以省去漏电流补偿电路，因而能消除了该部分的结构面积和消耗电流。
在从RAS信号达到激活电平到返回非激活电平的期间，在读出结束后可对位线对及与其对应连接的读出放大器的输入输出节点对进行均衡，因而能缩短读出电路的恢复时间，等待下一次访问。
进行写入操作时，不等RAS信号返回非激活电平，而只待选择字线完全返回非激活电平，就能对位线对及与其对应连接的读出放大器的输入输出节点对进行均衡，因而能缩短写入周期时间。另外，读出操作后，进行写入操作时，即可激活选择字线，因而能缩短位线对的预充电时间。
另外，能延长RAS信号的激活期间，且能缩短在RAS信号的非激活期间(访问等待状态)的预充电时间。
再者，在上述第1实施例中，给出了利用从读/写驱动选通电路70输出的列允许控制信号CENB控制列选择驱动电路74的激活期间从而控制列选择期间的例子，但不受此限，也可以采用下述方法代替上述列允许控制信号CENB，即从外部将用于控制列选择驱动电路74激活期间的列动作控制信号COLACT供给列选择驱动电路74。
其次，说明本发明的第2实施例中的DRAM，该第2实施例中的DRAM与第1实施例中的DRAM相比较，不同之处在于(1)字线控制电路11具有如下功能，即在RAS信号的激活期间内，能输出用于将字线任意次地控制为非激活状态或激活状态的恢复信号RESTOR；(2)代替列允许控制信号CENB，而从外部将用于控制列选择驱动电路74激活期间的列动作控制信号COLACT供给列选择驱动电路74，其它大致相同。
图4是表示第2实施例的DRAM中的读出操作及随后的写入操作之一例的时间波形图。该第2实施例的DRAM中的读出操作及随后的写入操作与前面参照图3说明的第1实施例的DRAM中的读出操作及随后的写入操作相比较，不同之处在于(1)根据列动作控制信号COLACT控制列选择期间；(2)读出操作后进行写入时，在选择字线激活状态下确定位线对的数据，然后根据恢复信号RESTOR，使选择字线返回非激活状态，于是向存储单元的写入结束，其它都相同。对于在第2实施例中的DRAM，也能获得与第1实施例中的DRAM相同的效果。
图5是表示图1中的字线控制电路11的一具体例的逻辑电路。在图5中，51-56是CMOS倒相电路、57-59是双输入“与非”电路。50是CMOS倒相电路的变形例电路，是将电阻R插接在栅极互相连接的PMOS晶体管TP和NMOS晶体管TN之间连接而成的电路。
图6是表示图1中的字线延迟补偿电路65的一具体例的逻辑电路，图6中，31-40是CMOS倒相电路，41是双输入“与非”电路。42及43分别是CMOS倒相电路的变形例电路，是将两个电阻R1、R2串联在PMOS晶体管TP和NMOS晶体管TN之间的电路。44及45分别是使用于MOS晶体管的电容器。46是双稳态多谐振荡电路，由WUP信号置位，由WDOWN信号复位，输出SEN信号。
为了使DRAM的访问高速化，除了页面方式和静态列方式外，有时安装高速缓冲存储器。作为该高速缓冲存储器，已知有增设SRAM(静态随机存取存储器)单元的技术，但也能将本发明应用于采用将设置在DRAM每列中的读出放大器用作高速缓冲存储器的读出放大器高速缓存方式的DRAM中。
采用读出放大器高速缓存方式的DRAM之一例是由本申请人申请的特愿平4-131095号提出的。该DRAM将DRAM的存储区分割成若干子阵列，并使各子阵列互相独立工作，通过将位线读出放大器作为高速缓冲存储器使用，提高高速缓冲存储器的命中率。
这里简单地说明一下读出放大器高速缓存方式。现在考虑DRAM处于等待来自MPU(微处理机)的访问状态。这时，假定将来自某行地址的存储单元群的读出数据锁存在读出放大器群中。
如果出现与上述将数据锁存在读出放大器群中的行地址为同一行地址的访问时(命中时)，可省去行系统的操作，只通过列系统的操作就能输出数据，因而可减少行系统操作部分的访问时间。
与此相反，当访问数据未被闩锁存在读出放大器群中的行地址时(失误时)，将读出放大器群中的数据写回存储单元后(或者只在读出放大器群的均衡操作后)，从新的行地址的存储单元群读出数据，并将其锁存在读出放大器群中。
另外，本申请的权利要求中各主要部分标注的附图参照符号是为了容易理解本发明而标注的，没有将本申请的发明技术范围限定在附图所示的实施例中的意思。
如上所述，如果采用本发明的DRAM，则能减小加在单元晶体管的栅极氧化膜上的电场密度，因而能抑制存储单元的可靠性的下降，并能抑制升压字线驱动信号电平下降，可省去漏电流补偿电路，并能缩短读出时的恢复时间和写入周期时间。
权利要求
1.一种动态存储器，其特征在于备有动态存储单元排列成行列状的存储单元阵列(60)；与上述存储单元阵列的同一行存储单元连接的多条字线(WL)；与上储单元阵列的同一列存储单元连接的多条位线(BL)；选择驱动上述字线用的行译码器(67)；选择上述位线用的列选择电路(69)；驱动上述列选择电路用的列译码器(75)；对在上述位线上从上述存储单元读出的电位进行读出放大、并对上述位线设定写入数据电位用的读出放大器(69)；与从外部输入的RAS信号同步进行上述字线的选择控制及上述读出放大器的激活控制的控制电路(61-68)；以及在从上述RAS信号达到激活电平至返回非激活电平的期间，将从连接在由上述控制电路选择的字线上的存储单元读到与其连接的位线上的电位由上述读出放大器进行读出放大后，控制上述字线使其返回非激活电平的字线控制电路(11)。
2.按照权利要求1所述的动态存储器，其特征在于上述字线控制电路，在使上述字线刚返回非激活电平之后进行控制，对上述位线及上述读出放大器的输入输出节点进行均衡。
3.按照权利要求1所述的动态存储器，其特征在于上述字线控制电路在使上述字线返回非激活电平后进行写入操作时，与允许写入信号同步进行控制，再次将上述字线设定为激活电平。
4.按照权利要求2所述的动态存储器，其特征在于上述字线控制电路在使上述字线返回非激活电平后进行写入操作时，与允许写入信号同步进行控制，再次将上述字线设定为激活电平。
5.按照权利要求3或4所述的动态存储器，其特征在于上述字线控制电路在再次将上述字线设定为激活电平后进行控制，通过上述RAS信号返回非激活电平，而使上述字线返回非激活电平。
6.按照权利要求3或4所述的动态存储器，其特征在于上述字线控制电路这样在再次将上述字线设定为激活电平后进行控制，不等上述RAS信号返回非激活电平，就使上述字线返回非激活电平。
全文摘要
一种动态存储器，备有存储单元MC的阵列60；用于对从存储单元读到位线BL上的电位进行读出放大、并对位线设定写入数据的电位的读出放大器69；与RAS信号同步进行字线WL的选择及读出放大器的激活控制的控制电路；以及在从RAS信号达到激活电平到返回非激活电平的期间，将从与选择字线连接的存储单元读到与其连接的位线上的电位由读出放大器进行读出放大后，控制选择字线使其返回非激活电平的字线控制电路11。
文档编号G11C11/407GK1142672SQ95117368
公开日1997年2月12日 申请日期1995年9月29日 优先权日1994年9月29日
发明者樱井清史, 高濑觉, 获原正毅 申请人:株式会社东芝