专利名称：具有三态逻辑门电路的半导体集成电路的制作方法
技术领域：
本发明一般涉及集成电路。本发明尤其涉及具有使用提升电源电压的三态逻辑门电路的动态随机存取存储器(DRAM)。
这份专利申请是1997年9月25日申请的日本专利申请号259532/1997的副本，这里将其主题引入作参考。
图1是常规DRAM电路的电路示意图．DRAM具有这样的电路，它按照三态逻辑门电路103提供的定时信号来开关每个传输门102，以控制储存的数据从存储单元阵列100传送至读出放大器101，将传送的结果放大后再输出。
图2是常规DRAM电路的三态逻辑门电路103的示意图。
如图2所示，三态逻辑门电路103是由两个反相器电路及一个锁存电路组成的。第一反相器电路包括P沟道MOS晶体管P1和N沟道MOS晶体管N1。第二反相器电路包括P沟道MOS晶体管P2和N沟道MOS晶体管N2。锁存电路包括P沟道MOS晶体管P3和P4以及N沟道MOS晶体管N3和N4。三态逻辑门电路103按照设置信号A来控制提升电源电压SBOOST和另两个电源电压VCC和VSS间的切换操作。三态逻辑门电路103也按照复位信号A’来控制电源电压VCC和地电位VSS间的切换操作。因此，三态逻辑门电路103有选择地输出提升电源电压SBOOST，电源电压VCC和地电位VSS。提升电源电压SBOOST用作传输门102的门信号电压，它是在电源电压VCC的基础上在内部集成电路中产生的。而且，提升电源电压SBOOST被提升为VCC+Vt+α，以使位线的电荷传送至读出放大器101。图3是表示常规DRAM电路的三态逻辑门电路工作的时序图。
存储单元的存取操作是如下进行的复位信号A’保持高电平，设置信号A保持低电平。此时，P沟道MOS晶体管P1截止，N沟道MOS晶体管N1导通，P沟道MOS晶体管P2导通，N沟道MOS晶体管N2截止。结果，定时信号TG变为提升电源电压SBOOST的电平。因此，传输门102a打开，传输门102b关闭，使位线能与读出放大器101相连。然后读出放大器101开始工作。
预充电操作是如下进行的复位信号A’保持低电平。设置信号A保持高电平。此时，P沟道MOS晶体管P1导通，N沟道MOS晶体管N1截止，P沟道MOS晶体管P2截止，N沟道MOS晶体管N2导通。结果，定时信号TG的电平变为电源电压VCC的电平。
当存储器单元未被选取时，复位信号A’和设置信号A均保持高电平。结果，定时信号TG的电平变为地电位VSS的电平。
此处，P沟道MOS晶体管P1和P2的背偏置都是提升电源电压SBOOST。其原因是P沟道MOS晶体管P1和P2的电压容限是相关连的。
本发明的目的是提供一种能避免闩锁的三态逻辑门电路。
为达到上述目的，按照本发明的一个方案，提供的一种三态逻辑门电路包括选择输出电源电压或地电位的第一反相器电路；选择输出第一反相器电路的输出或提升电源电压的第二反相器电路；连接于第一与第二反相器电路间的电阻。
为达到上述目的，按照本发明的另一方案，提供的一种三态逻辑门电路包括第一反相器电路，它是一个自举电路，用于选择输出电源电压或地电位；选择输出第一反相器电路的输出或提升电源电压的第二反相器电路。
为达到上述目的，按照本发明的再一方案，提供的一种三态逻辑门电路包括一个锁存电路；选择输出电源电压或地电位的第一反相器电路；选择输出第一反相器电路的输出或提升电源电压，并输入锁存电路的输出的第二反相器电路；连接于第一与第二反相器电路间的电阻。
为达到上述目的，按照本发明的又一方案，提供的一种成对的三态逻辑门电路包括第一三态逻辑门电路，包括选择输出电源电压或地电位的第一反相器电路，和选择输出第一反相器电路的输出或提升电源电压的第二反相器电路；第二三态逻辑门电路，包括选择输出电源电压或地电位的第三反相器电路，和选择输出第三反相器电路的输出或提升电源电压的第四反相器电路；第一反相器电路是由第四反相器电路的驱动信号来控制的；而第三反相器电路是由第二反相器电路的驱动信号来控制的。
尽管由本说明书可以导出并清楚申明本发明所要求的主题的权利要求书，但从下面结合附图的描述可更好地了解本发明、其目的、特点及优点。在这些附图中，图1是常规DRAM电路的电路示意图。
图2是常规DRAM电路的三态逻辑门电路示意图。
图3是常规DRAM电路的三态逻辑门电路工作的时序图。
图4是本发明第一优选实施例的三态逻辑门电路示意图。
图5是本发明第二优选实施例的电路示意图。
图6是本发明第三优选实施例的电路示意图。
图7是本发明第四优选实施例的电路示意图。
图8是本发明第五优选实施例的电路示意图。
图9是本发明第六优选实施例的三态逻辑门电路示意图。
图10是本发明第七优选实施例的电路示意图。
图11是本发明第七优选实施例的三态逻辑门电路示意图。
图12是图11中所示的三态逻辑门电路工作的时序图。
下面将结合图1详细描述本发明第一优选实施例的半导体集成电路器件。
图4是本发明第一优选实施例的三态逻辑门电路示意图。
三态逻辑门电路是这样一种电路，它选择输出三种电源电压，包括提升电源电压。
如图4所示，三态逻辑门电路最好包括选择输出电源电压VCC或VSS的第一反相器电路；选择输出第一反相器电路的输出或提升电源电压SBOOST的第二反相器电路；接在第一与第二反相器电路间的互连线中的电阻；及锁存电路。此处，第一反相器电路最好由P沟道MOS晶体管P1和N沟道MOS晶体管N1组成。第二反相器电路最好由P沟道MOS晶体管P2和N沟道MOS晶体管N2组成。锁存电路最好由P沟道MOS晶体管P3和P4以及N沟道MOS晶体管N3和N4组成。三态逻辑门电路的特点是有用以吸收N沟道MOS晶体管N2的源极与P沟道MOS晶体管P1的漏极间的电位差的一电阻R，并提供电源电压VCC作为背偏置。
第一优选实施例是如下进行工作的在对存储单元进行存取时，高电平加至复位信号A’，低电平加至设置信号A。此时，P沟道MOS晶体管P1截止，N沟道MOS晶体管N1导通，P沟道MOS晶体管P2导通，N沟道MOS晶体管N2截止。结果，定时信号TG的电平变为提升电源电压SBOOST的电平。
在对存储器存取后进行预充电操作时，低电平加至复位信号A’，低电平也加至设置信号A。结果，P沟道MOS晶体管P1导通，N沟道MOS晶体管N1截止，P沟道MOS晶体管P2截止，N沟道MOS晶体管N2导通。所以，定时信号TG的电平变为电源电压VCC的电平。
在存储单元未被选取时，复位信号A’和设置信号A均保持高电平。结果，定时信号TG的电平变为地电位VSS的电平。
当高于电源电压VCC的电压加于I/O端而使寄生晶体管启动时，第一优选实施例的三态逻辑门电路可避免发生闩锁。其原因是用电源电压作背偏置时，各个电位被固定为一恒定电压。而且，在第一优选实施例的三态逻辑门电路中，在预充电操作开始后的一段时间内，电位差被电阻R上的压降所吸收。结果，由于加到P沟道晶体管的源的电位几乎升至VCC的电平，所以可以避免发生晶体管的容限问题。
如上所述，第一优选实施例可使三态逻辑门电路很难被闩锁。
本发明第二优选实施例的半导体集成电路器件将参照图5在下面予以详细描述。
图5是本发明第二优选实施例的电路示意图。
在第二优选实施例中，用所示的背偏置激励电路210产生背偏置。背偏置激励电路210由两条线宽相同的互连线220连至三态逻辑门电路200。在这里，三态逻辑门电路200可采用第一优选实施例的电路。背偏置激励电路210可采用公知的电路。这样，第二优选实施例可减小向三态逻辑门电路200供给背偏置的互连线220的电阻率。因此，第二优选实施例可避免因第一和第二反相器电路间产生的寄生晶体管导通而引起的背偏置的电压下降(如图1所示)。
如上所述，第二优选实施例可避免闩锁。
下面结合图6详细描述本发明第三优选实施例的半导体集成电路器件。
图6是本发明第三优选实施例的电路示意图。
第三优选实施例含有多个背偏置激励电路，例如用于产生背偏置的两个背偏置激励电路250。在这里，多个背偏置激励电路250可采用公知的电路。这样，第三优选实施例可提高供给背偏置的容量。所以，第三优选实施例可避免因第一和第二反相器电路间产生的寄生晶体管导通而引起的背偏置的电压下降(如图1所示)。在这里，三态逻辑门电路200可采用第一优选实施例的电路。
如上所述，第三优选实施例可避免闩锁。
下面结合图7详细描述本发明第四优选实施例的半导体集成电路器件。
图7是本发明第四优选实施例的电路示意图。
第四优选实施例最好将产生背偏置的背偏置激励电路250设置在靠近I/O区域260。在这里，背偏置激励电路250可采用公知的电路。这样，第四优选实施例可避免背偏置电平升高。而且，背偏置激励电路250设置在各I/O区域260的中间。因此，即使当高于电源电压VCC的电压加于I/O区域260时，第四优选实施例可避免因第一和第二反相器电路间产生的寄生晶体管导通而引起的背偏置的电压下降(如图1所示)。在这里，三态逻辑门电路265可采用第一优选实施例的电路。
如上所述，第四优选实施例可避免闩锁。
下面结合图8详细描述本发明第五优选实施例的半导体集成电路器件。
图8是本发明第五优选实施例的电路示意图。
第五优选实施例是在I/O区域260周围形成一个保护环270。在这里，保护环270被固定为电源电压VCC或地电位VSS。这样，第五优选实施例可避免背偏置电平升高。所以，由于电流自I/O区域260流向保护环270，可以防止背偏置电平升高。因此，第五优选实施例可避免因第一和第二反相器电路间产生的寄生晶体管导通而引起的背偏置的电压下降(如图1所示)。在这里，三态逻辑门电路265可采用第一优选实施例的电路。
如上所述，第五优选实施例可避免闩锁。
下面结合图9以详细描述本发明第六优选实施例的半导体集成电路器件。
图9是表示本发明第六优选实施例的三态逻辑门电路的示意图。如图9所示，第六优选实施例最好由第一和第二反相器电路及锁存电路组成。第一反相器电路包括N沟道MOS晶体管N1和N5。第二反相器电路包括P沟道MOS晶体管P2和N沟道MOS晶体管N2。锁存电路包括P沟道MOS晶体管P3和P4和N沟道MOS晶体管N3和N4。第六优选实施例包括N沟道MOS晶体管N5而非P沟道MOS晶体管P1(如图1所示)，用于进行电源电压VCC和地电位VSS间的切换。在这里，对N沟道MOS晶体管N5施加VBB作为背偏置。第六优选实施例还包括驱动N沟道晶体管N5的电平移位电路1和互补控制MOS晶体管N1和N5的反相器电路INV4。因此，第六优选实施例采取推挽反相器电路。一对N沟道MOS晶体管N1和N5作为推挽级工作。电平移位电路1提升的电压被加至N沟道MOS晶体管N5的栅极。由于低于N沟道MOS晶体管N5栅电位的阈值电压出现在N沟道MOS晶体管N5的源极，所以电平移位电路1用于避免定时信号TG的电位变至低于阈值电压Vt。因此，电平移位电路1输出被提升至VCC+Vt+α的提升电源电压SBOOST。
第六优选实施例是如下工作的当对存储单元进行存取时，高电平加至复位信号A’，低电平加至设置信号A。此时，N沟道MOS晶体管N5截止，N沟道MOS晶体管N1导通。另一方面，P沟道MOS晶体管P2导通，N沟道MOS晶体管N2截止。结果，定时信号TG的电平变为提升电源电压SBOOST的电平。
在预充电操作期间，低电平加至复位信号A’，高电平加至设置信号A。此时，N沟道MOS晶体管N5导通，N沟道MOS晶体管N1截止。另一方面，P沟道MOS晶体管P2截止，N沟道MOS晶体管N2导通。结果，定时信号TG的电平变为电源电压VCC的电平。
当存储单元未被选取时，两个复位信号A’都加高电平。结果，定时信号TG的电平变为地电位VSS的电平。
如上所述，第六优选实施例不存在寄生晶体管，因而可避免闩锁。
图10是本发明第七优选实施例的电路示意图。图11是本发明第七优选实施例三态逻辑门电路的示意图。
如图10和11所示，第七优选实施例最好由一对三态逻辑门电路300构成。这对三态逻辑门电路300分别包括第一和第二反相器电路及锁存电路。第一反相器电路包括N沟道MOS晶体管N1和N5。第二反相器电路包括P沟道MOS晶体管P2和N沟道MOS晶体管N2。锁存电路包括P沟道MOS晶体管P3和P4及N沟道MOS晶体管N3和N4。第七优选实施例包括一对与读出放大器SA对称设置的三态逻辑门电路300，其特征是在一对三态逻辑门电路300间互相施加控制信号。而且，第七优选实施例与第六优选实施例的不同在于不使用给N沟道MOS晶体管N5施加提升电源电压SBOOST的电平移位电路1。其原因是第七优选实施例是这样构成的，它由另一个三态逻辑门电路300的节点(a)(或(b))供给提升电源电压SBOOST用于驱动N沟道MOS晶体管N5，并由另一个三态逻辑门电路300的节点(c)(或(d))为N沟道MOS晶体管N1提供驱动信号，以在电源电压VCC和地电位VSS间进行切换。在这里，节点(a)(或(b))连在P沟道MOS晶体管P4的漏极和N沟道MOS晶体管N4的漏极之间，当设置信号A(或B)为高电平时产生提升电源电压SBOOST，当设置信号A(或B)为低电平时产生地电位VSS。节点(c)(或(d))连到反相器INV1的输出端，当设置信号A(或B)为高电平时产生低电平(VCC)，而当设置信号A(或B)为低电平时产生地电位VSS。
如上所述，第七优选实施例由于使用内部电路产生的电压作为驱动信号因而可避免闩锁，并可加以改进而简化电路。
图12是图11所示的三态逻辑门电路工作的时序图。三态逻辑门电路300是如下工作的。
当对与N沟道传输门310相连的存储单元阵列ARRAY-L进行存取时，低电平加至设置信号A，高电平(VCC)加至设置信号B。此时，在节点a上出现地电位VSS，N沟道MOS晶体管N2截止，P沟道MOS晶体管P2导通。结果，定时信号TG1呈现为提升电源电压SBOOST。另一方面，由另一个三态逻辑门电路300输出的定时信号TG2，因节点(a)为低电平及节点(b)和(c)为高电平而变为地电位VSS。因此，定时信号TG2变为未选择态。
在预充电操作期间，设置信号A和B均加高电平，并且对设置信号B加高电平以驱动另一个三态逻辑门电路300。此时，节点(a)和(b)为高电平，N沟道MOS晶体管N2导通，P沟道MOS晶体管P2截止。结果，因节点(c)和(d)为低电平，经N沟道MOS晶体管N5使定时信号TG1和TG2呈电源电压VCC。
当与N沟道传输门310相连的存储单元阵列未被选取时，设置信号A加高电平，设置信号B加低电平来驱动另一个三态逻辑门电路300。结果，定时信号TG2变为提升电源电压SBOOST。
如上所述，第七优选实施例不存在寄生晶体管，因而可避免闩锁。
虽然参照列举的各实施例对本发明作了描述，但这些描述并不存在限制意义。对于所属技术领域的技术人员来说，参照这一描述对列举的实施例以及对本发明提出的其他实施例作出各种修改是显而易见的。因此，所附权利要求书将覆盖所有落入本发明范围的变形或实施例。第六种和第七优选实施例未示出连接第一和第二反相器电路的互连线，但它们可以使用这样的互连线。而且，每一优选实施例都被描述为DRAM的三态逻辑门电路，但可用于使用提升电源电压的另一种电路而非DRAM，例如，可用于字驱动电路或数据输出电路。再者，所描述的每个优选实施例都是使用MOS晶体管，但也可使用MESFET。此外，每个优选实施例可把第二和第三优选实施例结合在一起，也可把第二和第四优选实施例结合起来。
权利要求
1．一种三态逻辑门电路，包括选择输出电源电压或地电位的第一反相器电路；选择输出第一反相器电路的输出或提升电源电压的第二反相器电路；以及连接于第一与第二反相器电路间的电阻。
2．如权利要求1的三态逻辑门电路，其中第一反相器电路包括CMOS电路。
3．如权利要求2的三态逻辑门电路，其中CMOS电路包括提供有电源电压作为其背偏置的P沟道MOS晶体管。
4．如权利要求1的三态逻辑门电路，其中电源电压是外部电源电压。
5．如权利要求4的三态逻辑门电路，其中背偏置电源每一路提供多个电源。
6．如权利要求1的三态逻辑门电路，还包括负电压产生电路；以及靠近该负电压产生电路设置的输入/输出电路。
7．如权利要求6的三态逻辑门电路，其中输入/输出电路被保护环环绕。
8．一种三态逻辑门电路，包括第一反相器电路，它是一个自举电路，用于选择输出电源电压或地电位；以及选择输出第一反相器电路的输出或提升电源电压的第二反相器电路。
9．如权利要求8的三态逻辑门电路，其中第一反相器电路包括一对N沟道晶体管。
10．如权利要求9的三态逻辑门电路，还包括驱动该对N沟道晶体管中的一个的电平移位电路；及互补控制该对N沟道晶体管的第三反相器电路。
11．一种三态逻辑门电路，包括锁存电路；选择输出电源电压或地电位的第一反相器电路；选择输出第一反相器电路的输出或提升电源电压，并输入锁存电路的输出的第二反相器电路；以及连接在第一和第二反相器电路间的电阻。
12．如权利要求11的三态逻辑门电路，其中第一反相器电路包括CMOS电路。
13．如权利要求12的三态逻辑门电路，其中CMOS电路包括提供有电源电压作为其背偏置的P沟道MOS晶体管。
14．如权利要求13的三态逻辑门电路，其中电源电压是外部电源电压。
15．如权利要求14的三态逻辑门电路，其中背偏置电源每一路提供多个电源。
16．如权利要求11的三态逻辑门电路，还包括负电压产生电路；以及靠近该负电压产生电路设置的输入/输出电路。
17．如权利要求16的三态逻辑门电路，其中输入/输出电路被保护环环绕。
18．一对第一和第二三态逻辑门电路，包括第一三态逻辑门电路，包括选择输出电源电压或地电位的第一反相器电路，和选择输出第一反相器电路的输出或提升电源电压的第二反相器电路；第二三态逻辑门电路，包括选择输出电源电压或地电位的第三反相器电路，和选择输出第三反相器电路的输出或提升电源电压的第四反相器电路；第一反相器电路是由第四反相器电路的驱动信号来控制的；第三反相器电路是由第二反相器电路的驱动信号来控制的。
全文摘要
三态逻辑门电路,最好包括:选择输出电源电压或地电位的第一反相器电路;选择输出第一反相器电路的输出或提升电源电压的第二反相器电路;连接在第一和第二反相器电路间的电阻。因此,该三态逻辑门电路可避免闩锁。
文档编号G11C11/407GK1212435SQ98109668
公开日1999年3月31日 申请日期1998年6月5日 优先权日1997年9月25日
发明者川越政邦 申请人:冲电气工业株式会社