Dram中增加的刷新间隔和能量效率的制作方法
【专利说明】DRAM中増加的刷新间隔和能量效率
【背景技术】
[0001] 除非在此处进行说明，否则该部分所描述的材料不是本申请权利要求的现有技术 并且不因包含在该部分中而承认是现有技术。
[0002] 存在趋向包括相对大量处理器核的大规模忍片多处理器的趋势，在不久的将来预 计核计数高达数百或数千。对于具有高并行性级的应用而言，诸如其中同时执行多个计算 或者彼此并行地执行多个计算的应用，运些处理器能够大幅减少处理时间。然而，随着该趋 势继续，在高核计数忍片多处理器中全部处理器核的高效使用会变得更难，因为在不使得 由于忍片多处理器中的泄漏电流导致的静态功耗成指数增加的情况下不再能使得阔值电 压按比例下调。结果，在每一未来一代的技术中，可供高核计数忍片多处理器中的每个核使 用的功率预算被设计成降低。该情形导致称为"功率墙"、"效用墙"或"暗娃"的现象，其中高 核计数忍片多处理器的越来越多的部分不能W全频率被供电或者根本不能被供电。因此， 运种忍片多处理器中的性能改进主要依能量效率而定，例如，性能/瓦特或运转/焦耳。 [000；3]概述
[0004] 根据本公开的至少一些实施例，设计存储器忍片的方法包括:确定易失性存储器 阵列的部分的故障概率，所述部分包括多个存储器单元。该方法可W进一步包括:基于故障 概率，确定易失性存储器阵列的改进的能量使用和存储器容量开销，W及基于改进的存储 器容量开销且根据基于所述改进的能量使用的易失性存储器阵列的刷新间隔来确定包含 在易失性存储器阵列中的备用存储器单元的数量。
[0005] 根据本公开的至少一些实施例，一种改进包括易失性存储器单元的存储器忍片的 性能的方法包括:将所述存储器忍片的操作刷新间隔改成增加的刷新间隔，所述增加的刷 新间隔的持续时间比所述操作刷新间隔长，将所述存储器忍片中包括W增加的刷新间隔不 能操作的至少一个存储器单元的易失性存储器单元组的数量量化，W及基于存储器忍片中 的可用备用存储器单元组的数量W及基于量化的数量来选择所述存储器忍片的特定刷新 间隔。
[0006] 根据本公开的至少一些实施例，一种装置包括存储器单元阵列和存储器控制器。 存储器单元被布置到多组存储器单元中，多组包括至少一组备用存储器单元。存储器控制 器与多组禪合且被配置为识别所述多组中包括W第一刷新间隔能操作且W第二刷新间隔 不能操作的存储器单元的至少一组存储器单元，所述第二刷新间隔的持续时间比第一刷新 间隔长。存储器控制器被进一步配置为将识别的至少一组标记为有故障且用至少一组备用 存储器单元替代标记的至少一组W便W第二刷新间隔操作。
[0007] 前面的概述仅仅是示例性的，而不意在W任何方式进行限制。通过参考附图W及 下面的详细说明，除了上文所描述的示例性的方案、实施例和特征之外，另外的方案、实施 例和特征将变得清晰可见。
【附图说明】
[0008] 通过下面结合附图给出的详细说明和随附的权利要求，本公开的前述特征W及其 它特征将变得更加清晰。运些附图仅描绘了依照本公开的多个实施例，因此，不应视为对本 发明范围的限制。将通过利用附图结合附加的具体描述和细节对本公开进行说明。
[0009]图1示出了本公开的一些实施例的示例的动态随机存取存储器(DRAM)的示意图； [0010]图2示出了受刷新间隔影响的示例DRAM存储器单元故障概率；
[0011] 图3是示出用于具有单元故障概率的DRAM设计构造的W毫秒计各种字大小对刷新 间隔的示例的能量-容量开销的图；
[0012] 图4阐述了设计存储器忍片的示例方法的流程图；
[0013] 图5阐述了提高包括DRAM存储器单元的存储器忍片的性能的示例方法的流程图；
[0014] 图6是实现用于设计存储器忍片或者用于提高包括易失性存储器单元的存储器忍 片的性能的方法的计算机程序产品的框图；W及
[0015] 图7是示出可W执行本文所述的公开实施例的示例计算设备的框图，全部是按照 本公开的至少一些实施例。
【具体实施方式】
[0016] 在下面的详细说明中，将参考附图，附图构成了详细说明的一部分。在附图中，除 非上下文指出，否则相似的符号通常表示相似的部件。在详细说明、附图和权利要求中所描 述的示例性实施例不意在限制。可W使用其它实施例，并且可W做出其它改变，而不偏离本 文呈现的主题的精神或范围。将易于理解的是，如本文大致描述且如图中所图示的，本公开 的方案能够W各种不同配置来布置、替代、组合、分离和设计，所有运些都在本文中明确地 构思出。
[0017] 根据本公开的实施例，提供了利于显著降低动态随机存取存储器(DRAM)所使用的 刷新能量的系统和方法。当该DRAM与例如L3高速缓存的忍片多处理器联合使用时，与当使 用常规的DRAM时相比，实质上更多的能量可供忍片多处理器使用。在一些实施例中，用于设 计DRAM的方法基于测定或预测或W其它方式确定的DRAM中的存储器单元的故障概率来针 对能量效率优化或W其它方式改进DRAM。具体地，DRAM可被配置为W增加的刷新间隔操作 从而减少DRAM刷新能量，但是导致DRAM中的存储器单元的可预测部分过快地泄漏电能而不 能保持数据。DRAM可进一步配置有选定数量的备用存储器单元，用于替代"泄漏的"存储器 单元巧将被标记为"有缺陷的"并且因此不使用），从而DRAMW增加的刷新间隔的操作(现 利用备用存储器单元来操作)使得DRAM的容量减少得极少或者无减少。在其它实施例中，提 供了用于为DRAM选择增加的刷新间隔的方法，从而减少DRAM刷新能量且使用已经存在于 DRAM中的未使用的备用存储器单元。
[0018] -般地，DRAM可由备用存储器单元行、备用存储器单元列W及甚至备用存储器单 元块(bank)制造，使得能够容易地屏蔽且替代有缺陷的存储器单元行、存储器单元列或存 储器单元块。虽然在DRAM中实施运种备用件的成本可能是DRAM存储容量的减少，但是DRAM 忍片产量能够得W提高，因为DRAM忍片的缺陷性可基于在操作期间DRAM忍片的总容量，而 不是基于在忍片中有多少单个的存储器单元是有故障的。换言之，只要有缺陷存储器单元 例如行、列或块的数量小于内置到DRAM中的可用备用存储器单元的数量，DRAM就具有规定 的容量并且可不认为有缺陷。
[0019] 诸如忍片多处理器等多核管忍上的末级高速缓存可W在DRAM中实施，而不是静态 随机存取存储器(SRAM)中。虽然SRAM显示出数据残留，并且因此不是周期性刷新，但是DRAM 能够比SRAM密集6-8倍，并且因此具有比SRAM高的容量。除了 DRAM集成作为多核管忍中的主 存储器的部分之外，DRAM忍片在单个忍片封装中的=维层叠可允许分离的DRAM忍片层叠在 逻辑管忍或处理器管忍上，诸如忍片多处理器，从而利于布置在处理器附近的极大的DRAM 存储。此外，虽然DRAM可具有相比于与SRAM相关联的访问时间更长的访问时间，但是该相对 于SRAM的延时的增加一般不显著地影响性能，因为在运些应用中，该DRAM的使用是作为末 级高速缓存，例如，L-3高速缓存。
[0020] 图1示出了本公开一些实施例的示例DRAM 100的示意图。DRAM100可构造为用于逻 辑或处理器管忍的主存储器或高速缓存。例如，在一个实施例中，DRAM 100可W是用于经历 所谓的"功率墙"的高核计数忍片多处理器的心3高速缓存。在该实施例中，多处理器的每个 核可用的功率预算会限制多处理器的性能，并且DRAM 100的功率使用的任何减少都显著地 增强了多处理器性能。
[0021] DRAM 100可W包括布置在块101中的控制器105和多个存储器单元110。块101可构 造有四列112W及八行113。为清晰和简要起见，DRAM 100可包括单个块101，其可W包括相 对少量的列112和行113。实践中，DRAM 100-般可W包括大量的块101，并且每个块101可W 包括大量的列112和行113。例如，示例的行113可W包括512个、1024个或2048个存储器单元 110。控制器105在正常操作中控制DRAM 100的各个组件，并且可配置为逻辑电路，该逻辑电 路形成为DRAM 100的部分或形成为与DRAM 100禪合的外部忍片或电路系统。
[0022] 块101可W包括译码器102和用于从特定行113例如行113A-113F中的一行读取数 据的行缓冲器1〇3dDRAM 100的各个组件可W适当地且可操作地彼此禪合。在典型的操作 中，可W通过首先将目标存储器单元110所在的整行113读入行缓冲器103来从存储器单元 110读数据。即使当并非给定行113中的全部存储器单元110都包含待读数据时，运种情况也 可W发生。结果，当甚至特定行113中的单个存储器单元被判定为有故障时，例如，不能保持 数据，包括故障存储器单元的行113通常也可W被指定为有故障。
[0023] 为了在即使除了行113A-113F之外还存在运些故障行的情况下也维持DRAM 100的 额定存储容量，块101可W包括