专利名称：用单附加掩模注入操作制造双阈值电压n沟道和p沟道mosfet的方法
背景技术：
背景半导体制造技术的进展，导致了在一单个集成电路(IC)上数百万个诸如晶体管的电路元件的集成。为了在一块集成电路上集成越来越多的电路元件数量，就需要减少组成集成电路的不同部分的线宽度。不仅使互连线的宽度变得较小，而且使金属-氧化物-半导体场效应晶体管(MOSFET)的尺度也变小了。
MOSFET有时也被称作绝缘栅场效应晶体管(IGFET)。最通常地，这些器件被简称作FET，在本发明中我们也这样简称它。
晶体管按比例缩小一般不仅仅涉及FET宽度和长度的线性减小。例如，为了生产具有想要的电学性能的FET，一般来说源/漏(S/D)结深度和栅电介质厚度两者也要减少。加之，随着晶体管的大小按比例缩小，它们必须的工作电压也要按比例缩小。如果没有按比例缩小电源电压，施加在按比例缩小的栅电介质上的电场就增加了，经常导致栅电介质的绝缘击穿，以及因此导致功能失效或降低的集成电路的可靠性。通过按比例缩小驱动电源电压，栅电介质间的电场减弱了，因此防止了由于电场强度导致的损坏。但是，减少的电源电压也就减少了栅驱动，并因此降低了可获得的电路性能。为了补偿在按比例缩小的集成电路中的减少的栅驱动，通常也按比例缩小MOSFET的阈值电压。
不幸的是，随着供电电源电压按比例降低低于例如1.5伏，因为在低Vt(阈值电压)晶体管中会出现不希望有的关态的泄漏电流，因此MOS晶体管阈值电压不能减小到同样程度。虽然在单个晶体管中关态电流一般不是非常大，但是，诸如微处理器的集成电路中可有数亿个晶体管，这就使获得低待机功率损耗变得非常困难。
所需要的是能提供高速性能和低关态漏泄电流的适用在集成电路中的晶体管。
发明概述简要地，一种形成MOS集成电路的方法，该集成电路具有至少两种类型的NFET，每种类型有不同的阈值电压，并具有至少两种类型的PFET，每种类型有不同的阈值电压，该方法包括在一个衬底中形成至少四种有源区，各区域有不同的掺杂分布曲线。
附图简述
图1至5示出形成具有各具不同阈值电压的两种类型的NFET和各具不同阈值电压的两种类型的PFET的集成电路的常规方法。
图1是具有隔离结构形成在其中且第一形成图案的掩模层形成在其上的晶片的示意性剖面视图。
图2是在第一掩模层被除去和第二形成图案的掩模层形成之后的图1结构的示意性剖面视图。
图3是在第二掩模层被除去和第三形成图案的掩模层形成之后的图2结构的示意性剖面视图。
图4是在第三掩模层被除去和第四形成图案的掩模层形成之后的图3结构的示意性剖面视图。
图5是在第四掩模层被除去和进一步加工操作已完成得到低和高Vt的NFET以及低和高Vt的PFET之后的图4结构的示意性剖面视图。
图6至9示出根据本发明的，形成有各具不同阈值电压的两种类型的NFET和各具不同阈值电压的两种类型的PFET的集成电路的方法。
图6是具有隔离结构和覆盖两个有源区以及暴露两个有源区的第一掩模层的晶片的示意性剖面视图。
图7是在两个暴露的有源区已接收p-阱和低Vt NFET注入，第一掩模层已除去，第二掩模层已形成覆盖了已接收p-阱和低Vt NFET注入之后的图6结构的示意性剖面视图。
图8是在n-阱和高Vt PFET注入已经完成，第二掩模层已经除去和暴露p-阱区域中的至少一个有源区和n-阱区域中的至少一个有源区的第三掩模层被完成之后的图7结构示意性剖面视图。
图9是在注入了p型掺杂剂、除去了第三掩模层并且在至少四个不同掺杂的区域的每个上形成了FET之后的图8结构示意性剖面视图。
图10至13示出根据本发明的，形成具有各具不同阈值电压的两种类型的NFET和各具不同阈值电压的两种类型的PFET的集成电路的可供选择的另一种方法。
图10是具有隔离结构和覆盖两个有源区并暴露两个有源区的第一掩模层的晶片示意性剖面视图。
图11是在两个暴露的有源区接收了p-阱和高Vt NFET注入，第一掩模层已除去，以及覆盖已接收p-阱和高Vt NFET注入区域的第二掩模层已形成之后的图10结构示意性剖面视图。
图12是在n-阱和低Vt PFET注入已完成，第二掩模层已除去，和暴露p-阱区域中的至少一个有源区和n-阱区域中的至少一个有源区的第三掩模层已完成之后的图11结构示意性剖面视图。
图13是在注入了n-型掺杂剂，第三掩模层已除去，和在至少四个不同掺杂区域的每个上形成了FET之后的图12结构示意性剖面视图。
详细描述术语术语芯片、集成电路、单片器件、半导体器件和微电子器件在这一领域中经常是可交换使用的。因为它们一般在本领域中是已知的，所以本发明适用于上述所有术语。
历史上，在半导体工业中形成FET的栅绝缘层最常用的材料是二氧化硅。因此，栅绝缘层常常被简称为栅氧化物。表述栅电介质也用于描述栅绝缘层。
术语“栅”(“门”，gate)具有上下文的敏感性，在描述集成电路时，可以两种方式使用。当用于逻辑门的上下文中时，门系指用于实现任意的逻辑功能的电路。但是，用在这里，当用于晶体管电路配置或晶体管结构的形成的上下文中时，栅系指三个端的FET的绝缘栅端。表述“栅端”通常可与表述“栅电极”互换。当把半导体的本体考虑在内时，一个FET可被看作一个四端器件，为了描述本发明图示性实施例的目的，将用传统的栅-漏-源三端模型来描述该FET。
多晶体硅是一种由随机取向的微晶或畴组成的非多孔形式的硅。多晶体硅常常是通过来自硅源气体的化学气相淀积或其它方法形成，它具有包含大角度晶界，孪晶间界或两者的结构。在本领域中多晶体硅常被称为多晶硅，或有时更简单的称为多晶(poly)。
源/漏端系指，在由施加于栅端的电压引起的垂直电场的作用下，半导体表面发生反型之后，在电场的作用下其间出现导电的FET的端。通常源和漏端被制成两者是几何对称的。对于几何对称的源和漏端，通常这些端被简称作源/漏端，并且在这里，使用该名称。当FET在电路中工作时，设计人员经常依据施加在该端上的电压来指定特定的源/漏端是“源”和“漏”。
如上面提到的，当供电电压按比例降低时，MOSFET阈值电压通常也按比例降低。但是，供电电压下降至1.5伏以下时，晶体管的阈值电压也下降到相同程度将导致不希望的关态(即亚阈值)泄漏电流，即在短沟道低阈值电压MOSFET中出现的泄漏电流。虽然在单个晶体管中关态电流不是非常大，像微处理器这样的集成电路可包含数亿个晶体管，这就使获得低待机功率损耗度变得极为困难。
已经提出的一个解决办法是对于组成CMOS集成电路的NFET和PFET采用双阈值电压，就是说，CMOS集成电路可包含两种NFET，而不是一种，分别具有不同的阈值电压，以及进一步可包含两种PFET，而不是一种，分别具有不同的Vt。在该方案中，一种类型的NFET具有低Vt(高速性能伴随着高泄漏电流)而第二种类型的NFET具有高Vt(低速性能伴随着低泄漏电流)。同样地，在该方案中一种PFET具有低Vt(高速性能伴随着高泄漏电流)而第二种PFET具有高Vt(低速性能伴随着低泄漏电流)。NFET阈值电压在这里一般称为Vtn而PFET阈值电压在这里一般称为Vtp。
结果是，在许多集成电路中，特定的逻辑器件，在一个芯片上只占晶体管相对小的百分比(例如10-50％)却决定了该芯片的整个性能。电路设计人员可选用低Vt的晶体管以提高速度性能，而在实现较低泄漏电流为重要因素的电路，或速度不重要的电路使用高Vt的晶体管。照这样，在功率损耗方面没有严重恶化的情况下获得了高速性能。但是常规的半导体制造工艺中采用两个额外的掩模操作和两个额外的离子注入操作，使得可在集成电路不同的NFET和PFET中设定额外的阈值电压。
图1-5示出形成具有各具不同阈值电压的两种类型NFET和各具不同阈值的两种类型PFET的集成电路的常规方法。在该常规工艺中，一个晶片被加工以形成一个p-阱和在整个p-阱上进行低Vtn注入。然后形成一个n-阱并在整个n-阱上进行低Vtp注入。再后，一掩模层被图形化使p-阱的一部分被暴露并且进行高Vtn的注入。除去掩模层并且另一掩模层被图形化使n-阱的一部分暴露，并进行高Vtp的注入。
参见图1，一个在有隔离结构104形成于其中的晶片102上掩模层105被图形化。晶片102的暴露部分106注入p型掺杂剂，以形成p-阱。暴露部分106进一步以不同剂量和能量注入p型掺杂剂以便按照随后形成的具有低阈值电压的NFET设定表面掺杂浓度。
参见图2，除去掩模层105，掩模层118被图形化使晶片102的部分108暴露出来。暴露部分108注入n型掺杂剂以形成一n-阱。暴露部分108进一步以不同剂量和能量注入n型掺杂剂以便按照随后形成的具有低阈值电压的PFET设定表面掺杂浓度。
参见图3，除去掩模层118，在晶片102上掩模层120被图形化使区域112暴露出来。然后暴露部分112注入p-型掺杂剂，以便按照随后形成的具有高阈值电压的NFET设定表面掺杂浓度。
参见图4，除去掩模层120，在晶片102上掩模层122被图形化使区域114暴露出来。然后暴露部分114注入n-型掺杂剂，以便按照随后形成的具有高阈值电压的PFET设定表面掺杂浓度。
图5是晶片102的示意性剖面视图，具有在区域110中形成的低Vt NFET，在区域112中形成的高Vt NFET，在区域114中形成的高VtPFET和在区域116中形成的低Vt PFET。
表1示出分别为低Vtn，高Vtn，高Vtp和低Vtp区域的区域110，112，114和116所接收的不同注入。(培养基配方)葡萄糖 40g/l7水硫酸镁 1g/l硫酸铵 16g/l磷酸二氢钾 1g/l7水硫酸铁 0.01g/l5水硫酸锰 0.01g/l酵母提取物(Difco) 2g/lL-酪氨酸 0.1g/l用KOH调整到PH7.0，并在115℃下高压灭菌10分钟(葡萄糖和7水硫酸镁是分别灭菌的)。碳酸钙 25g/l(按照日本药典，在118℃下干热灭菌2天)抗生素(根据要导入质粒的类型添加20mg/l壮观霉素，50mg/l氨苄青霉素或25mg/l卡那霉素)用Asahi Chemical Industry Co.，Ltd生产的Biotech AnalyzerAS210对培养液中的L-赖氨酸进行定量测定。
结果如表1所示。在表中，L-赖氨酸的量以每dl培养基中的毫克数表示。
表1
n.d.未测定还参见图6，用不同于p-阱注入的剂量和能量，在包括区域610，612的区域606中进行第二种p型注入。被称为低Vt NFET注入的该附加注入修改了区域610和612中靠近晶片602的表面的掺杂分布曲线。这样的注入可称作阈值调整注入，因为它将强烈的影响在这一注入区域中形成的场效应晶体管的阈值电压。在本发明的此说明性实施例中，该阈值调整注入把产生低Vt NFET作为目标，即使它被实现在低Vt NFET区域610和高Vt NFET区域612两者中。低Vt NFET(Vtn)注入的物质可以是剂量范围近似为1×1012～1×1013离子每平方厘米。能量近似为10KeV～50KeV的B11。另一个可供选择方案是，低Vt注入种类可为具有相似剂量的BF2或铟。
图7示出在其中除去光抗蚀剂605并形成图案化的光抗蚀剂618的进一步加工后的图6结构的示意剖面视图。如上所述，光抗蚀剂618可选择为任一材料的掩模层，这种材料适于在半导体制造工艺中集成并能够阻挡n-阱和PFET阈值调整的注入。光抗蚀剂618覆盖区域610和612，而区域614和616保持暴露。紧接光抗蚀剂618的形成之后，进行n-阱注入和高Vt PFET(Vtp)注入。在本领域中，n-阱的形成是公知的。通过注入n-型掺杂剂像砷、磷或锑完成n-阱注入。高Vtp注入同样地由一n-型离子注入组成。例如，可以使用剂量范围近似在1×1012～1×1013离子每平方厘米和能量近似为50KeV～200KeV的砷注入。然后除去光抗蚀剂618。本领域技术人员懂得可使用其它n型掺杂剂像磷或锑。
图8示出在其中除去光抗蚀剂618和形成一图形化光抗蚀剂620的进一步加工之后的图7结构的示意剖面视图。正如上面的讨论，光抗蚀剂620可以选择地为任意一材料的掩模层，该材料适于在半导体制造工艺中集成并且能阻挡阈值调整的注入。光抗蚀剂620覆盖区域610和614，而区域612和616保持暴露。紧接光抗蚀剂620形成之后，一p型掺杂剂注入到区域612和616中。这样，在区域612(高Vt NFET区域)中形成的NFET的阈值电压将提高，而在区域616(低Vt PFET区域)中形成的PFET的阈值电压将降低。高Vtn注入例如，可以是剂量近似在5×1012～5×1013离子每平方厘米和能量近似为10KeV～50KeV的B11。再次，其它的p-型掺杂剂像BF2或铟也可用于阈值调整的注入。从上述可以知道，区域610的有效掺杂浓度是由p-阱和低Vtn注入所决定的，区域612的有效掺杂浓度是由p-阱、低Vtn和高Vtn注入所决定的，区域614的有效掺杂浓度是由n-阱和高Vtp注入所决定的以及区域616的有效掺杂浓度由n-阱，高Vtp和高Vtn注入所决定的。本领域的技术人员将认识到晶片602一般具有某种初始的掺杂浓度。这种掺杂可能是p型或n型，并且在整个晶片602可能是基本均匀的或可能接近表面具有第一种浓度并在晶片体内具有不同的浓度。
图9示出在其中除去光抗蚀剂620并以常规的加工操作用于形成NFET 624，626和PFET 628，630的进一步加工之后的图8结构示意剖面视图。NFET 624形成于区域610中，NFET 626形成于区域612中，PFET 628形成于区域614中和PFET 630形成于区域616中。在区域610，612，614和616中的掺杂浓度分别地强烈地影响着NFET624，626和PFET 628，630的阈值电压。更具体地说，具有四个晶体管阈值的CMOS集成电路是用决定阈值电压的五次注入和三次掩模操作而获得的(两个NFET阈值和两个PFET阈值)。生产具有四个晶体管阈值的CMOS集成电路的常规工艺需要六次注入和四次掩模操作以确定阈值电压。
表2示出区域610，612，614和616所接收的不同注入，这些区域分别为低Vtn，高Vtn，高Vtp和低Vtp区域。
表2
示出在图6-9中的与本发明的实施例有关的一种可能是，因为低Vt PFET具有一补偿的沟道注入方案，因此它的性能鉴于增加的电离杂质散射而降低。但是至少由于下述的三个原因，这不成为一个主要的缺点。第一，对于多米诺逻辑(domino logic)，电路性能依赖于NFET的性能超过依赖于PFET的性能。第二，对于积极追求的高性能技术，迁移率，并因此性能主要是受到表面不平整度散射的限制，而增加的电离杂质散射作用将相对是小的。第三，某些积极追求的高性能技术是用一些氮化的栅氧化物形式，氮化的栅氧化物引入固定的正电荷到栅电介质中。鉴于该固定电荷，PFET沟道掺杂被降低以补偿，并且降低的沟道掺杂导致较低的净电离杂质的散射。
图10-13示出了根据本发明的，形成具有两种类型各具不同阈值电压的NFET和两种类型各具不同阈值电压PFET的集成电路的另一供选择的方法。
在本发明的这一可供选择的实施例中，同样的注入被用于提高低Vt PFET的阈值，也被用于降低高Vt NFET的Vt。这一实施例的工艺流程参照图10-13来描述。图10示出经部分加工的晶片702的示意剖面图，该晶片具有浅沟槽的隔离结构704和覆盖晶片702的一部分的图形化的光抗蚀剂层。隔离结构704的形成是通过公知的加工操作完成的。图10进一步示出了晶片702的六个区域706，708，710，712，714和716。区域706是p-阱形成的区域，区域708是n-阱将形成的区域，区域710是低Vt NFET将形成的区域，区域714是高Vt PFET将形成的区域和区域716是低Vt PFET将形成的区域。区域706通过p-型掺杂剂的注入变成p-阱706。光抗蚀剂705阻挡区域708的p-阱注入。
仍参见图10，用剂量和能量不同于p-阱注入的第二p-型注入在包括区域710，712的区域706中进入注入。被称作高Vt NFET注入的该附加注入修改区域710和712中靠近晶片702的表面的掺杂分布曲线。在本发明该说明性实施例中，该阈值调正注入把产生高ytNFET作为目标，即使它在低Vt NFET区域710和高Vt NFET区域712两者中实现。这样的注入通常为剂量范围近似在1×1012～1×1013离子每平方厘米，能量近似为10KeV～50KeV的B11注入。另一种选择，可注入BF2或铟。本领域的技术人员懂得不同的p-型物质、剂量和能量可被用于获得想要的阈值电压调整。
图11示出在其中除去光抗蚀剂705和形成一图形化光抗蚀剂718的进一步加工之后图10结构的示意剖面视图。光抗蚀剂718可以另选任意材料的掩模层，该材料适于在半导体制造工艺中集成并能阻挡n-阱和PFET阈值调整的注入。光抗蚀剂718覆盖区域710和712，而区域714和716仍保持暴露。紧接着光抗蚀剂718形成后，进行n阱注入和低Vt PFET注入。n-阱注入是通过注入像砷或磷的n型掺杂剂来达到的。锑也是n-型掺杂剂。低Vt PFET注入同样由n-型离子注入组成。例如，在剂量近似为1×1012～1×1013离子每平方厘米和能量近似为50KeV～100KeV的砷。本领域的技术人员懂得像磷或锑这样的n-型掺杂剂可用于阈值调整注入。
图12示出，在其中除去光抗蚀剂718和形成图形化的光抗蚀剂721的进一步加工后图11结构的示意剖面视图。光抗蚀剂721可选择地为任意材料的掩模层，该材料适于在半导体制造工艺中集成并能够阻挡n-型阈值调整注入。光抗蚀剂721覆盖区域712和716，而区域710和714保持暴露。紧接光抗蚀剂712的形成之后，n-型掺杂剂被注入到区域710和714中。这样，在区域710中(低Vt NFET区域)形成的NFET阈值电压将被降低，在区域714中(高Vt PFET区域)形成的PFET阈值电压将被提高。例如，高Vtp注入可以是剂量近似为1×1012～1×1013离子每平方厘米，和能量近似为50KeV～200KeV的砷。本领域的技术人员懂得磷和锑也是n-型掺杂剂。
由上述可知，区域710的有效掺杂浓度是由p-阱，高Vtn和高Vtp注入所决定的，区域712的有效掺杂浓度是由p-阱，和高Vtn注入所决定的，区域714的有效掺杂浓度是由n-阱，低Vtp和高Vtp注入所决定的。以及区域716的有效掺杂浓度是由n-阱和低Vtp注入所决定的。本领域中的技术人员将认识到晶片702一般具有某些初始掺杂浓度。这一掺杂可是p-型或n-型的，并且在整个晶片702可能是基本均匀的，或可能具有近表面的第一浓度和在晶片体内的不同浓度。
图13示出，在其中除去光抗蚀剂721并且常规的加工操作用于形成NFET 724，726和PFET 728，730的进一步加工之后的图12结构的示意剖面图。NFET 724形成于区域710中，NFET 726形成于区域712中，PFET 728形成于区域714中，和PFET 730形成于区域716中。在区域710，712，714和716中的掺杂浓度分别地强烈地影响NFET724，726和PFET 728，730的阈值电压。更具体地说，具有四个晶体管阈值的CMOS集成电路是用决定阈值电压的五次注入和三次掩模操作而获得的(两个NFET阈值和两个PFET阈值)。生产具有四个晶体管阈值的CMOS集成电路的常规工艺需要六次注入和四次掩模操作以确定阈值电压。
表3示出区域710，712，714和716所接收的不同注入，这些区域分别为低Vtn，高Vtn，高Vtp和低Vtp区域。
表3本领域中的技术人员将认识到与上述不同的离子注入操作可在MOSFET结构中进行。例如，源/漏的延伸和深的源/漏注入可被进行以产生MOSFET源/漏端。但是，上面详细讨论的注入是造成晶体管阈值电压确定的主要原因。总结当供电电压降低时，双阈值电压MOSFET对保持性能改善和实际晶体管尺寸按比例减小之间的关系是有帮助的。本发明的实施例提供了具有高和低阈值电压NFET以及高和低阈值电压PFET的集成电路。
与一个常规的制造双Vt CMOS集成电路的方法相比，常规方法需要两个附加的掩模和离子注入操作，本发明实施例的一个优点是具有高和低阈值电压的NFET以及高和低阈值电压的PFET的集成电路可以只用一个附加的掩模和离子注入操作来制造。
本发明可以用说明性实施例不同的变化和替代来实现。例如，本发明不仅可以用硅晶片作衬底，也可以用其它衬底，包括但不局限于像在绝缘体上的硅(SOI)这样的衬底来实现。
虽然具体的实施例，包括具体的设备、参数、方法和材料已被描述，本领域的技术人员很容易了解，并且得到本公开的益处，即在不偏离如在所附权利要求中所表述的本发明原则和范围的情况下，可对为解释本发明的本质所进行的描述和说明的细节、材料以及材料和步骤的安排进行各种其它的改变。
权利要求
1.一种微电子器件，包含一个具有多个有源区的衬底；一个具有第一和第二掺杂剂在其中的第一有源区；一个具有第一、第二和第三掺杂剂在其中的第二有源区；一个具有第四和第五掺杂剂在其中的第三有源区；以及一个具有第三、第四和第五掺杂剂在其中的第四有源区；其中第一，第二和第三掺杂剂是p-型的，而第四和第五掺杂剂是n-型的。
2.权利要求1的微电子器件，其中衬底包含硅，并且有源区通过安排在衬底中的多个隔离结构限定。
3.权利要求2的微电子器件，其中p型掺杂剂包含选自由硼、BF2和铟组成的组的材料。
4.权利要求2的微电子器件，其中n型掺杂剂包含选自由砷、磷和锑组成的组的材料。
5.权利要求2的微电子器件，其中p型掺杂剂包含硼，n型掺杂剂包含砷以及隔离结构包含浅沟槽隔离结构。
6.在衬底上形成多个有源区的方法，包含在衬底中形成隔离结构，该隔离结构限定多个有源区；图形化第一掩模层使得至少两个第一有源区被暴露和至少两个第二有源区被第一掩模层覆盖；在暴露的第一有源区中进行p-阱注入和低Vtn注入；除去第一掩模层和图形化第二掩模层使得该至少两个第一有源区被覆盖和该至少两个第二有源区被暴露；在暴露的有源区中进行n-阱注入和高Vtp注入；除去第二掩模层和图形化第三掩模层使得该至少两个第一有源区中的至少一个是暴露的，和该至少两个第二有源区中的至少一个是暴露的；以及在暴露的有源区中进行高Vtn注入。
7.权利要求6的方法，其中低Vtn注入包含用第一剂量和第一能量注入p-型掺杂剂。
8.权利要求6的方法，其中高Vtp注入包含注入n-型掺杂剂。
9.权利要求6的方法，其中低Vtn注入包含用第一剂量和第一能量注入p-型掺杂剂，高Vtn注入包含用第二剂量和第二能量注入p-型掺杂剂。
10.一种形成晶体管的方法，包含形成第一p-阱和第二p-阱；用第一剂量和能量注入p-型掺杂剂到第一和第二p-阱中；形成第一n-阱和第二n-阱；用第二剂量和能量注入n-型掺杂剂到第一和第二n-阱中；用第三剂量和能量注入p-型掺杂剂到第二p-阱和第二n-阱中；以及在第一p-阱中形成具有第一阈值电压的第一NFET，在第二p-阱中形成具有第二阈值电压的第二NFET，在第一n-阱中形成具有第三阈值电压的第一PFET，和在第二n-阱中形成具有第四阈值的第二PFET；其中第一和第二阈值电压彼此是不同的，以及第三和第四阈值电压彼此是不同的。
11.权利要求10的方法，其中第二阈值电压在数值上比第一阈值电压大。
12.权利要求11的方法，其中第三阈值电压在数值上比第四阈值电压大。
13.权利要求10的方法，进一步包含图形化掩模层使得第一p-阱和第一n-阱被保护以免离子注入，以及第二p-阱和第二n-阱没有被保护使能离子注入。
14.权利要求13的方法，进一步包含除去该掩模层。
15.权利要求10的方法，其中n-型掺杂剂选自由磷、锑和砷组成的组。
16.权利要求10的方法，其中p-型掺杂剂选自由硼、BF2和铟组成的组。
17.一种制造工艺，包含在衬底中形成第一、第二、第三和第四有源区；图形化第一掩模层，使第一和第二有源区暴露，并使第三和第四有源区被第一掩模层覆盖；在暴露的第一和第二有源区中进行p-阱注入和低Vt NFET注入；除去第一掩模层和图形化第二掩模层，使得第一和第二有源区被覆盖，而第三和第四有源区被暴露；在暴露的第三和第四区域中进行n-阱注入和高Vt PFET注入；除去第二掩模层和图形化第三掩模层，使得第一和第三有源区被覆盖而第二和第四有源区被暴露；以及在暴露的第二和第四有源区中注入p-型掺杂剂。
18.权利要求17的方法，其中进行p-阱注入和低Vt NFET注入包含用第一剂量和能量注入硼以及用第二剂量和能量注入硼。
19.权利要求17的方法，其中进行n-阱注入和高Vt PFET注入包含用第一剂量和能量注入n-掺杂剂以及用第二剂量和能量注入n-型掺杂剂。
20.一种形成晶体管的方法，包含形成第一p-阱和第二p-阱；用第一剂量和能量注入p-型掺杂剂到第一和第二p-阱中；形成第一n-阱和第二n-阱；用第二剂量和能量注入n-型掺杂剂到第一和第二n-阱中；用第三剂量和能量注入n-型掺杂剂到第一p-阱和第一n-阱中；以及在第一p-阱中形成具有第一阈值电压的第一NFET，在第二p-阱中形成具有第二阈值电压的第二NFET，在第一n-阱中形成具有第三阈值电压的第一PFET，以及在第二n-阱中形成具有第四阈值的第二PFET；其中第一和第二阈值电压彼此是不同的，并且第三和第四阈值电压彼此是不同的。
21.一种CMOS集成电路，包含第一PFET，第二PFET，第一NFET和第二NFET；其中该第一PFET和该第一NFET各有包括p-型沟道掺杂注入的掺杂分布曲线。
22.一种CMOS集成电路，包含第一PFET，第二PFET，第一NFET和第二NFET；其中该第一PFET和该第一NFET各有包括n型沟道掺杂注入的掺杂分布曲线。
全文摘要
形成MOS集成电路的方法,该MOS集成电路具有至少两种各有不同阈值电压的NFET和至少两种各有不同阈值电压的PFET,该方法包括在衬底中形成至少四个有源区,每个区具有不同的掺杂分布。常规双阈值电压COMS工艺被修改为仅用一个附加的掩模注入操作产生四个晶体管阈值电压。该附加注入提高一种MOSFET的阈值电压同时降低另一种MOSFET的阈值电压。
文档编号H01L21/70GK1423837SQ00818449
公开日2003年6月11日 申请日期2000年10月4日 优先权日1999年11月18日
发明者K·R·米斯特里, I·R·珀斯特 申请人:英特尔公司