面结型场效应晶体管及其制造方法

专利名称：面结型场效应晶体管及其制造方法
技术领域：
本发明涉及用于电功送电的交流直流切换、转换开关中作大电流、高电压切换动作的面结型场效应晶体管(JFETJunction Field Effect Transistor)，更具体说就是涉及谋求进一步降低电功损失的立式JFET。
背景技术：
用于转换开关等切换的面结型场效应晶体管要求耐大电流及高电压。图25是表示一般的卧式JFET的图。在卧式JFET中，载体实质上在半导体基片面上平行移动，从源极电极111向源极区域101施加接地电位，并从漏极电极113向漏极区域103施加正电位。在栅极电极112下的栅极区域102的下面形成pn结，在元件置于断开状态时，为使该接合部呈逆偏置状态，向栅极电极112施加负电压。在导通状态时，源极区域101的电子被漏极区域103的正电位吸引，通过栅极区域102下的通道区域110到达漏极区域103。
如图25所示，在上述的卧式JFET中由于源极、栅极及漏极电极位于同一平面，所以漏极电极与其它电极隔着空气邻近。由于空气的耐压最多为3KV/mm，所以在无电流流过的OFF状态下，在漏极电极与其它电极间达3KV以上的电压时，漏电电极与其它电极需离开1mm以上。因此，从源极区域101到漏极区域103的通道区域109的长度变长，只能流过小电流，不能流过一般被称为功率晶体管所要求的大电流。
图26是表示为改善上述卧式JFET的缺点而提出、并已实用化了的立式JFET，又名静电诱导型晶体管(以下记为SIT(Static Induction Transistor))的图。立式JFET与卧式JFET不同，载体实质上是在半导体基片的厚度方向上移动。在SIT中多个栅极区域102是由注入有高浓度p型杂质的p+区域形成，在其周围形成添加有低浓度n型杂质的n-区域。由于n-区域的n型杂质浓度低，所以过渡层经常扩展、通道区域消失。因此，不会发生上述卧式JFET发生的夹断的漏极电流饱和现象。源极、栅极、漏极各区域电位的施加方法，与图25所示的卧式JFET相同。源极区域101的电子越过栅极区域的电位势垒被漏极电位吸引、使过渡层漂移。置漏极电位为正的高电位时，对栅极区域电子的电位势垒变小、能使漂移电流变大，即使使漏极电位高也不发生漏极电流饱和现象。漏极电流的控制一般通过栅极电位和漏极电位进行。把上述SIT用于切换时，为得到大电流、在使电子越过电位势垒时必须提高电压，尽管这很小，也无法避免发生一定的损失。
在JFET中切换动作为断开状态时，为使过渡层切断通道区域，需向栅极施加绝对值大于10V的负电压。由于施加该绝对值大的负电压，在断开时也发生电功损失，所以希望实现不发生损失的断开状态。
一般，在JFET中，为确保规定的晶体管特性通道区域的杂质浓度，受到限制、不能太高。因此，通道区域的电阻有变大的趋势、且随杂质浓度和通道区域的厚度等而变动。晶体管的特性由于受上述通道区域的电阻的很大影响，所以随着这些杂质的浓度和厚度的偏差而有大变动。为避免这种元件间的偏差，以减小通道区域电阻为目的，注入高浓度杂质元素使耐压性能恶化。因此希望有不使用高浓度杂质、在降低导通电阻的同时又不容易受通道区域杂质浓度及其厚度等偏差影响的JFET。

发明内容
本发明的目的在于提供一种JFET，该JFET能以低损失作耐高压及大电流的切换动作。而且，本发明的目的还在于提供一种电功用半导体元件，该半导体元件作为大电功用的切换元件，为进一步实现低损失，能降低为置OFF状态所必需要的电压。另外，本发明的目的又在于提供一种JFET，该JFET耐压性优、且不容易受通道区域杂质浓度及其厚度等偏差的影响，导通电阻小。
本发明的JFET具有第二导电型的栅极区域，其设在半导体薄体的一个主表面上；第一导电型的源极区域，其设在一个主表面的旁边；第一导电型的通道区域，其与源极区域连接；第二导电型的限定领域，其与栅极区域连接、限定通道区域的范围。而且该JFET具有第一导电型的漏极区域，其设在半导体薄体的其它主表面上；第一导电型的漂移区域，其在半导体薄体的厚度方向上从通道区域向漏极区域连接。在该JFET中，漂移区域及通道区域的第一导电型的杂质浓度比源极区域及漏极区域的第一导电型的杂质浓度及限定区域第二导电型杂质浓度要低。
根据该结构，在OFF状态，通过向栅极区域加逆偏置电压，使从限定区域向通道区域形成过渡层，能阻止从源极区域经过通道区域及漂移区域向漏极区域的载体流动。还有，在OFF状态，向漏极区域施加高电压时，成为向限定区域与漂移区域的界面施加高的逆偏置电压，从限定区域向漂移区域形成过渡层。这时由于漏极区域与栅极区域间存在该过渡层而承担电压，所以能提高漏极区域与栅极区域间的耐压性能。在ON状态，给源极区域和栅极区域以几乎相同的电位、使不形成过渡层，使载体从源极区域经过通道区域及漂移区域向漏极区域移动。该载体的移动量、即电流，由漏极电位控制。漏极电位一变高则成为夹断电位，过渡层从限制区域与漂移区域的界面向漂移区域延伸、漏极电流饱和。这个动作与不夹断、漏极电流不饱和的现有的立式JFET(SIT)是本质上不同的动作。在上述OFF状态时的由于过渡层承担电压而提高耐压性能，及在基片厚度方向、即在纵向上电流流动时ON状态的漏极电流饱和现象等是自本发明的JFET开始才可能有的动作。由于上述漏极电流的饱和，可以防止JFET自身和周围元件的烧损。应特别指出的是，在ON状态时从源极区域到漏极区域的路径上没有妨碍载体流动的东西、导通电阻非常小。因此，与相对载体强制通过过渡层电位势垒的现有的SIT等相比，电功消耗被抑制得更低。
还有，这里的杂质浓度，是含有第一导电型杂质和第二导电型杂质时，只要不特别预先说明，则是指两者的杂质相抵、剩下的优势杂质的浓度值。
还有，在上述本发明的JFET中，与栅极区域接触的栅极电极最好与栅极区域形成电阻性接触。由于是电阻性接触，所以向栅极电极施加逆偏置电压时具有好的控制性，能实现在形成pn结的限定区域/通道区域的界面，把过渡层从限定区域向通道区域突出的OFF状态。因此栅极区域的第二导电型杂质浓度是高浓度的，所以电阻性接触容易。
在上述本发明的JFET中，重视结构简明的局面中，限定区域最好例如从半导体薄体的内侧限定包围栅极区域。
根据该结构，因为限定区域是从内侧包围栅极区域而形成的，所以结构简明，减少制造时形成掩膜的工时，容易制造，且能提高合格品率。而且，栅极区域含与限定区域相同的导电型杂质元素并导通，能实现从限定区域向通道区域突出过渡层的OFF状态。在该OFF状态下，向漏极区域施加高电压时，由于在限定区域和漂移区域的界面被施加了高的逆偏置电压，所以从限定区域向漂移区域形成过渡层，承担了漏极-栅极间的电压，所以能提高耐压性能。
在上述本发明的JFET中，栅极区域与限定区域是一致的。
限定区域被限定在基片表面附近时，限定区域与栅极区域在其空间范围上和杂质浓度上都没有必要加以区别，是一致的。在这样的结构中，由于结构简明，所以容易制造。且“栅极区域”超出了栅极电极是电阻性接触的第二导电型半导体区域这一通常含义的栅极区域的范围，也能用于在半导体薄体的厚度方向上比较深的位置上形成的第二导电型区域。把栅极区域的范围这样扩大时，限定区域和栅极区域就经常一致了。但在本说明中不管半导体薄体的深位置或浅位置，包围、限定通道区域的区域都称为限定区域。栅极区域则用于通常的含义，即栅极电极是电阻性接触的栅极电极下的附近区域。
在上述本发明的JFET中，源极区域最好是在一个主表面上突出形成，通道区域则最好在源极区域下面连续形成。
根据该结构能把掩膜用于向栅极区域及包围栅极区域的限定区域注入第二导电型杂质元素，该掩膜是用干蚀刻制作源极区域的布线图案时使用过的掩膜。其结果是减少掩盖工序数，同时也容易对准掩膜的位置，能提高合格品率。
在上述的本发明JFET中，栅极区域由两个区域构成，通道区域与分别限定、包围这两个栅极区域的限定区域接触并配置在这两个限定区域之间。
该结构，使JFET结构更简明、容易对准掩膜的位置，在减少制造工时效果的同时有助于提高品格品率。
在上述本发明的JFET中，被限定区域包围的通道区域的宽度，比限定区域和通道区域接合部的扩散电位形成的过渡层的厚度小。
JFET，一般在不向栅极电极施加电压时为导通状态，在向栅极电极施加绝对值大于10V的负电位时为断开状态。即JFET一般进行正常导通的动作。把正常导通型的JFET用于转动机械的控制等时，由于向栅极不施加电压时是导通状态，所以栅极发生故障时转动机械就保持转动不停的状态是十分危险的。故而在把正常导通型的JFET用于上述转动机械等时，为防备故障，必须在栅极电路上设置在故障时使其断开的机构，使栅极电路结构变复杂。且需在断开状态不断施加负电压，所以在断开期间也产生电功消耗。
若按上述结构，本发明的JFET为正常断开型。即是不向栅极施加电压时，实现断开状态，向栅极施加了较低的正电位时为断开状态。通过使用正常断开型的JFET，可不在栅极电路设置防备故障的机构而进行转动机械的控制等，而且断开期间不发生电功消耗。
在上述本发明的JFET中，漂移区域的第一导电型杂质浓度最好高于通道区域的第一导电型杂质浓度。
由于采用该浓度，在处于OFF状态时，通过向栅极电极加逆偏置电压，能使过渡层确实地向通道区域突出。从而能可靠且高速地实现OFF状态。在ON状态时由于也能使过渡层在短时间消失，所以能高速切换。且由于漂移区域的第一导电型杂质浓度低于限定区域的第二导电型杂质浓度，所以随着逆偏置电压的高压化，在漂移区域也形成过渡层，该过渡层有助于耐压，故能实现高耐压化。ON状态下提高漏极电压时，过渡层同样从限定区域向漂移区域突出、产生夹断，漏极电流饱和，可以避免烧损等故障。
在上述本发明的JFET中，最好具有第二导电型的插入区域，其与位于源极区域上面的源极电源连接，并通过源极区域延伸到通道区域。
该构造能使通道区域内的电场从限定区域的靠近源极区域部分向源极区域上升。因此，从限定区域/通道区域的界面向通道区域延伸的过渡层变得容易向源极区域扩展。其结果就是，即使不向源极/栅极间施加大的负电压，也能实现OFF状态，作为大电功用的切换元件，能进一步实现降低损失。
在上述本发明的JFET中，插入区域也可形成中间夹有第一导电型区域而被分成两上以上区域的结构。
由于上述结构，过渡层更加容易从限定区域/通道区域的界面向源极电极扩展，能以绝对值低的负电压实现OFF状态。上述两个以上的区域也可是平板状也可是柱状。
在上述本发明的JFET中，具有第一导电型的过渡层促进区域，其与限定区域及源极区域相接，是通道区域中的区域，其浓度低于通道区域的第一导电型的杂质浓度。
过渡层从限定区域/通道区域的界面，以与限定区域第二导电型杂质浓度和通道区域第一导电型杂质浓度的比约成比例地向通道区域延长。即，与杂质浓度比约成比例地向杂质浓度低的一方长地延伸。因此，由于设置了上述过渡层促进区域，用低逆偏置电压形成延伸更长的过渡层，能使从两侧的限定区域延伸的过渡层合为一体、实现OFF状态。即能用绝对值更小的负电压使两侧的过渡层合并悬起、切断电荷载体的通过。
在上述本发明的JFET中，源极区域及通道区域都被分为两个区域，在该两个通道区域之间具有导电膜，其被夹在比该通道区域的上面高度低的位置范围内。
由于上述结构，从设于半导体基片一个面(表面)上的两个源极区域，向其它面(背面)的漏极区域在基片厚度方向延伸的漂移(通道)路径的电阻变小。即，对上述路径形成上述导电膜的部分，对上述路径形成了部分并列电路。如上所述，JFET中载体沿基片的厚度方向流动时，实质上也能减少沿同方向的通道区域的电阻。因此，在上述立式JFET有特有的高耐压特性的同时还能降低通道区域的电功消耗，消除发热问题。为了向限定区域与通道区域的接合部施加逆偏置电压、使过渡层向通道区域延伸，实现断开状态，需要限定区域的第二导电型杂质浓度高于通道区域的第一导电型杂质浓度。且通道区域的第一导电型杂质浓度由要求的元件耐压决定。该通道区域也可以形成在比基片表面还上面的位置上，基片表层本身也可是通道区域。
在上述本发明的JFET中，导电膜最好延伸到漂移区域当中去。
由于上述结构，在立式JFET中，由于导电膜装入到更深的漂移(通道)路径中，所以流经漂移(通道)的电流更少、电流比导电膜流得多。因此，更加减少导通状态的电功损失，因漂移(通道)路径的杂质浓度等元件间的偏差变得更小。
在上述本发明的JFET中，例如可把从通道区域的限定区域到导电膜的通道区域宽度制得小于由扩散电位形成的通道区域的过渡层宽度，该扩散电位位于限定区域和通道区域的接合部。
由于上述结构，栅极电压为零时，由于上述扩散电位，上述第一导电型的通道区域与位于其外侧的第二导电型的限定区域的接合部产生的过渡层所切断。由于上述导电膜与上述通道的上面连接的源极区域并未连接，所以上述的切断把往导电膜的路径也切断了。其结果就是，在耐压性好、导通状态下电功消耗小的立式JFET也能置于正常断开状态。从而，消除了断开时的电功损失，使容易适用于对转动机械的控制。
在上述本发明的JFET中，导电膜是金属膜或含高浓度杂质的半导体膜中的任何一种。
根据上述结构，使用低电阻的金属膜能在通道区域简便地设置低电阻的并联旁路。作为金属膜，虽只要是能成为电极材料什么东西都可以，但考虑到易蚀刻性及高导电率，最好是用铝(Al)或铝合金。
在上述本发明的JFET中，例如半导体薄体是SiC基片，第一导电型半导体膜是第一导电型SiC膜，第二导电型半导体膜是第二导电型SiC膜。
SiC有优良的耐压性，载体流动性同Si一样高，且能得到载体的高饱和漂移速度。因此，可把上述的JFET用于大电功用高速切换元件上。
本发明JFET的制造方法包括在含有浓度Cs的第一导电型杂质的第一导电型半导体基片(浓度Cs的第一导电型半导体基片)上把比浓度Cs低的浓度C1的第一导电型的第一半导体层成膜的工序；在第一导电型的第一半导体层上把比浓度Cs及C1低的浓度C2的第一导电型的第二半导体层成膜的工序；在第一导电型的第二半导体层上把比浓度C1及C2高的浓度3的第一导电型的第三半导体层成膜的工序。该制造方法还包括在第一导电型的第三半导体层上蒙上遮蔽源极区域的掩膜，通过蚀刻把源极区域以外的第一导电型的第三半导体层除去的工序；在源极区域两侧的第一导电型第二半导体层上涂布第二导电型杂质、形成比浓度C2高的浓度C4的第二导电型栅极区域及第二导电型限定区域的工序。
用该制造方法，工序数变少，随之掩膜数也减少，因此，对准掩膜位置变简单、使制造FET变得容易。因此能提高合格品率，降低制造成本。
在上述本发明的JFET制造方法中，最好例如原封不动地使用蚀刻第一导电型的第三半导体层时的掩膜，进行涂布第二导电型杂质的离子注入。
用该制造方法，由于可用相同的掩膜实施蚀刻和离子注入，所以能减少工序数及避免因位置错移等产生的合格品率降低。其结果能降低制造成本。


图1是本发明实施方式1的JFET结构剖面图；
图2是表示图1的JFET处于ON状态电压例的图；图3是表示在夹断状态形成的过渡层的图；图4是表示漏极电压-漏极电流关系的图；图5是表示OFF状态下施加高电压时形成的过渡区的图；图6是表示与实施方式1的JFET类似的JFET的另一例的图；图7是表示图6的JFET处于OFF状态下施加高电压时形成过渡层的漏极区域部分的图；图8是表示与实施方式1的JFET类似的，JFET的又一其它例的图；图9是图1所示的JFET中间制造阶段中，把形成源极区域的膜层合在半导体基片阶段的剖面图；图10是图9工序后，用RIE在源极区域制作布线图案阶段的剖面图；图11是图10工序后，涂布杂质、形成栅极区域和限定区域阶段的剖面图；图12是本发明实施方式2的JFET剖面图；图13是图12 JFET制造中，在n+型基片上形成n型半导体层阶段的剖面图；图14是在图13后，在形成导电层基础上还形成掩膜，在其两侧把n+杂质离子注入阶段的剖面图；图15是在图14后，除去上述掩膜，在其n+型半导体层上形成掩膜，把p+型杂质离子注入阶段的剖面图；图16是图15阶段后除去掩膜，形成插入区域阶段的剖面图；图17是表示图16工序后为形成源极区域和通道区域，进行蚀刻后状态的剖面图；图18是图17工序后注入杂质形成栅极区域阶段的剖面图；图19是表示向图12的JFET施加逆偏置电压形成的过渡层的图；图20是本发明实施方式3的JFET剖面图；图21是表示向图20的JFET施加逆偏置电压形成了过渡层的图；图22是本发明实施方式4的JFET剖面图；图23是表示向图22的JFET施加逆偏置电压形成了过渡层的图；图24是本发明实施方式4的JFET的剖面图；图25是现有的卧式JFET的剖面图；
图26是现有的立式JFET的SIT剖面图。
具体实施例方式
下面用

本发明的实施方式。
(实施方式1)图1是本发明实施方式1的JFET结构剖面图。在图1中，源极区域1在半导体基片的表面上突出、形成凸状，例如为了与由Ni构成的源极电极11成电阻性接触，含有大幅度超过1019cm-3的高浓度n型杂质。通道区域10形成在源极区域1的下面，含例如浓度为1×1015cm-3左右的n型杂质。栅极区域2含p型例如浓度1019cm-3的杂质，分别形成在紧靠两个栅极电极12的下表面处。限定区域5，包围栅极区域2，从两侧夹住通道区域10，且形成在半导体基片的一定的厚度上。该限定区域5，含有与栅极区域相同种类的p型杂质相同浓度。漂流区域4，在一面的端部与通道区域10相接并被限定区域5所限定，在半导体基片向半导体基片的另一面的表面扩展、形成一定的厚度，另一面的端面与漏极区域3相接。该漂移区域4含n型杂质例如9×1016cm-3左右。与该漂移区域4相接，在另一面的表面露出，形成含有高浓度、例如大幅超过1019cm-3浓度的n型杂质的漏极区域3。漏极电极13与设在一面的表面上的源极电极11相对、形成在另一面表面位置上。如上所述，电极中最好任何电极都用Ni制成，但也可用其它的金属膜、或也可用由几种金属膜层合的多层膜。在该实施方式1中，栅极电极、源极电极及漏极电极的任何一个都与各接触区域形成电阻性接触。把各区域理想的杂质浓度整理如下。
源极区域1、漏极区域3n型杂质＞＞1×1019cm-3通道区域10n型杂质＝1×1015cm-3漂流区域4n型杂质＝9×1016cm-3限定区域5、栅极区域2p型杂质＞＞1×1019cm-3图2是举例说明图1所示的场效应晶体管处于ON状态时，源极、栅极、漏极各电压的图。一般，源极电极接地，栅极电压在与源极电压约相同的零电压附近使用。在ON状态下，电子从作为n型杂质区域的源极区域1，经过在半导体基片15的厚度方向上延伸的长度为2μm～10μm左右的漂移区域4，到达漏极区域3。
在栅极电压为零的附近使用时，把漏极电压为正且升高时，电子流沿被p型杂质区域的限定区域5所限定了范围的通道区域10及没限定的漂移区域4流动。在ON状态时，由于在该路径上没有妨碍载体流动的电阻，所以几乎没有电功消耗。因而本JFET能提供低电功消耗的耐压性能优良的元件。
使漏极电压上升时，漂移区域4的电位分布由于在漏极区域附近成为高的大锥度，使电子流加速，在漂移区域靠近限定区域的部分形成逆偏置电场，因此，向漂移区域发生了过渡层。该过渡层随漏极电压的上升而成长，当两边的过渡层到达与漂移区域相接的位置时完成夹断。发生夹断后，即使再提高漏极电压，漏极电流也不增加、而维持一定的饱和电流。图3表示发生了夹断，过渡层6在pn结部的低杂质浓度区域的漂移区域4形成情况的图。电子流被过渡层6抑制、漏极电流成为饱和状态。
图4是表示漏极电流和漏极电压关系的图。栅极电压在零附近时，提高漏极电压、漏极电流呈线性上升。但漏极电压达到夹断电压时，如上所述，过渡层从漂移区域两边的pn结部向漂移区域成长，堵塞漂移区域，发生漏极电流饱和。该漏极电流的上升梯度比现有的JFET大。即是以低的漏极电压能得到大电流，其结果就是能以比现在小的损失供给大电流。在图4中，把栅极电压施加为比Vgoff(负)低的电压时(但并不是低得超过规定的Vgoff)，漏极电流几乎不流动的OFF状态一起表示。
在这样的OFF状态中，如图2所示，向栅极电极12施加逆偏置电压，从通道区域10和限定区域5的pn结界面把过渡层向通道区域10突出。过渡层把通道区域的往另一表面的路径断面堵塞时，实现OFF状态。在OFF状态，提高漏极电压时，如图5所示，在限定区域5和漂移区域4的pn结界面生成过渡层6、向低浓度的漂移区域突出。由于该过渡层承担电压，所以提高了作为元件的耐压性能。
在现有的立式JFET的SIT中，如上所述，用漏极电压和基极电压进行漏极电流和ON-OFF等的控制，而在本发明的场效应晶体管中用有无形成上述过渡层进行ON-OFF控制。其结果就是，本发明的场效应晶体管能可靠地进行高电压、大电流的控制。
在OFF状态电流被切断时，向漏极施加高电压时，如图5所示，在靠近漏极区域的漂移区域4与限定区域5的界面pn结处形成过渡层6。该过渡层6承担漏极-栅极间的电压，所以成为耐压性优良的场效应晶体管。该过渡层6与上述过渡层的产生方式相同、杂质浓度越低其形成宽度越宽而形成在杂质浓度低的一方。如图5所示，由于即使从图5的状态进一步提高电压，过渡层6还有向漏极方面成长的余地，所以能耐非常高的电压。
漏极区域3，也有如图1所示的表面上的扩展的结构，但如图6所示，限定漏极区域3，该漏极区域上面的漂移区域4也可以用限定区域5覆盖的结构。图6所示形状的漏极区域及漂移区域时的OFF状态下，向漏极施加高电压时，承担该高电压的过渡层6如图7所示形成。
还有，把限定区域的厚度加厚，把漏极区域3及漂移区域4如图1所示在表面扩展的结构如图8所示的结构也包含在本发明的范围内。由于这时被限定区域和漏极区域所夹的漂移区域4的厚度变薄，故而不能太期望提高耐压性，但由于夹住通道区域的限定区域的厚度厚，所以有容易形成正常断开状态的JFET的特征。
下面对图1所示JFET的制造方法作说明。首先如图9所示，在n+型半导体基片31上顺次层合n型半导体层32、n-型半导体层33、n+型半导体层34。接着，如图10所示，用RIE(Reactive Ion Etching)，为形成源极区域1而把其它部分蚀刻除去。之后，如图11所示，把p型杂质离子进行离子注入，形成栅极区域2及限定区域5。之后，把作为电极的Ni层合，图1所示的JFET就完成了。该实施方式1的电极，也包括栅极电极，是电阻性接触形成而设置的，但由于栅极区域2的杂质浓度高，所以电阻性接触的形成容易。
按该制造方法，制造工序变简单、掩膜数也减少了。且由于发生掩膜位置错移的机会也减少了，所以能提高合格品率。
(对应实施方式1的实施例)半导体薄体及在其上面层合的半导体层都用4H-SiC形成，对有下面尺寸的JFET，测量了其耐压性能和导通电阻(导通状态的电阻)(关于漂移区域厚度t1、限定区域厚度t2、通道区域的宽度W可参照图1)。
漂移区域厚度t1＝2.2μm限定区域厚度t2＝1μm通道区域宽度W＝10μm(测量结果)
耐压380V(OFF时的栅极电压负22V时)ON电阻0.7mΩ·cm2如上所述，本发明的JFET得到了耐压性能好且导通电阻非常小的结果。因而达到了高耐压、低电功消耗，且由于有简单的构造，所以制造容易、制造成本也被抑制得低。
(实施方式2)图12是表示本发明实施方式2的JFET的结构剖面图。
源极电极11及栅极电极12设置在半导体基片一边的主表面(正面)，漏极电极13设置在另一边的主表面(背面)。源极区域1与源极电极11、栅极区域2与栅极电极12、还有漏极区域3与漏极电极13分别连接形成。通道区域10设置得与源极区域1及栅极区域2相接，用栅极区域和源极区域的电位控制载体的ON状态及OFF状态。为置于ON状态，对栅极电极施加与源极电极相同的零电压或正电压，使源极区域1的电子向更高电位的漏极区域3移动。漂移区域4成为从通道区域10向漏极区域3载体的电子的通路。漂移区域4的宽度，可用p型导电区域的限定区域5限定，也可如图12所示不用限定区域5限定。该用于电功用的半导体元件的JFET，通过进行OF-OFF的切换把直流脉冲化，用于容易进行升降压等。图12的电功用半导体元件用的JFET具有的大特征是设有插入区域20，其与源极电极11连接、从源极区域1突出、直到通道区域10中。
下面对图12所示的电功用半导体元件的制造方法作说明。首先如图13所示，在n+型半导体基片31上层合n型半导体层32。接着如图14所示，形成导电层并形成掩膜45，在其两侧高浓度地离子注入n型杂质、形成n+层。之后，如图15所示，除去上述掩膜，在其两侧的n+层上重新形成掩膜46，高浓度地离子注入p型杂质、形成p+型导电层。该p+型杂质区域如图16所示，成为插入区域20。接着如图17所示，为形成源极区域1，用RIE(ReactiVeIon Etching)其它部分蚀刻除去。之后如图18所示，离子注入p型杂质离子、形成栅极区域2。之后，将作为电极的Ni层合后，完成图12所示的电功用半导体元件。该实施方式2的电极也包括栅极电极，是电阻性接触形成而设置的，但由于各区域的杂质浓度高，所以电阻性接触的形成容易。
下面说明向源极电极11和栅极电极12间施加逆偏置电压、置OFF状态时过渡层的产生方式。在图12中，与源极电极11相比向栅极电极12施加负电压时，逆偏置电压被加在栅极区域/通道区域界面上。这时，在栅极区域/通道区域界面处，过渡层在杂质浓度低的通道区域10侧成长。由于有与栅极电极12相接的p导电型插入区域20的存在，所以如图19所示，该过滤层21以低电压向源极电极的延伸扩展变容易。因此，从通道区域两侧延伸的两个过渡层21，以比现在低的电压，在插入区域20的顶部、通道区域10宽度的中央附近合为一体，形成对电子的势垒。由于电子在与p型导电区域的边界部感到电位势垒，所以过渡层之间不须合为一体，如果过渡层21和插入区域20接触，电子的移动被切断。其结果就是，可以用比现在绝对值小的负电压就能实现OFF状态，作为大电功用的切换元件能达到更低的损失。
用于图12所示JFET的半导体基片，是在SiC基片上通过结晶成长、层合增加厚度的SiC而成。但半导体基片的材料不限定于SiC，也可用Si、Ga、As等。
(实施方式3)图20是表示本发明实施方式3的作为电功用半导体元件使用的JFET的剖面图。与实施方式2的电功用半导体元件的比较大的不同之处在于配置了多个插入区域20。图20所示的半导体元件的制造方法，与在实施方式2中说明的方法基本相同。向源极电极和栅极电极间施加逆偏置电压时，由于插入区域20的存在，如图21所示，过渡层21用比现在低的逆偏置电压，过渡层21容易向源极区域的插入区域20延伸。其结果就是用比现在低的电压能实现OFF状态，作为大电功用切换元件能实现更进一步的低损失。
(实施方式4)本发明实施方式4的用于电功用半导体元件的JFET中，为了使向通道区域10延伸的过渡层容易形成，把杂质浓度低的n-层22(过渡层促进区域)与栅极区域2相接配置(图22)。且插入区域20其顶部越过栅极区域的正侧面、延伸达到漂移区域的位置。向该结构的电功用半导体元件施加逆偏置电压时，以非常低的逆偏置电压，过渡层就从栅极区域/过渡层促进区域的界面向过渡层促进区域(n-层)22中延伸。因此，用非常低的逆偏置电压，能形成如图23所示的过渡层、可以实现OFF状态。其结果就是，作为大电功用切换元件能确保更进一步的低损失。
(实施方式5)
图24是表示本发明实施方式5的JFET的剖面图。在该图中，n型SiC基片上的n型杂质浓度，有由元件耐压决定的杂质浓度，并兼用第一的第一导电型(n型)半导体层。在该n型SiC基片15的表(正)面，铝膜7埋在槽里至规定高度并成膜。在该铝膜7的两侧，形成通道区域10a、10b的n型SiC膜成膜。该通道区域10a、10b的高度设定得比上述铝膜7的高度略高。与这两个通道区域10a、10b相接、在外侧形成p型SiC膜2a、2b，其上配置栅极电极12。在两个通道区域10a、10b的上面分别形成源极区域1a、1b，其上配置源极电极11a、11b。在n型SiC基片15的背面，成膜n+型SiC膜3，其上配置漏极电极13。当然在各电极和半导体层之间也可形成电阻性接触。
在导通状态，载体从源极区域1a、1b沿厚度方向横穿基片、流向漏极区域3。即实现正常导通状态的JFET。这时，电流在铝膜7和通道区域及n型SiC基片的两个路径分流，由于铝膜的电阻非常低，所以电流主要流经铝膜一方。因此，不受通道区域杂质浓度和尺寸变动的影响，能大幅减少元件间的偏差。
在断开状态，向栅极施加绝对值大的负电压(-15～-25V)，因此，在通道区域10a、10b和其外侧的p型区域的接合部处被施加了逆偏置电压。所以过渡层宽主要在杂质浓度稀的一侧扩展。该过渡层遍及全通道区域后，从源极区域经过基片15至漏极区域3的路径被切断。由于铝膜7的高度低于通道区域10a、10b，所以经由铝膜的路径也被切断，实现了断开状态。
图24所示的立式JFET，有高耐压性，所以通过采用本实施方式的JFET，能提供元件间特性变动小的高压电功用元件。
在图24中，通过把通道区域宽度W制得窄于上述pn-结的扩散电位的过渡层宽度，栅极电压为零时通道区域被切断，实现断开状态。即能得到正常断开状态动作的JFET。
上述中对本发明的实施形式及实施方式作了说明，但上述发表的实施形式及实施方式终究是例示，本发明的范围并不限定于这些实施形式及实施方式。本发明的范围，按权利要求记载所示，进而在与权利要求的范围均等的意思及范围内应包括所有的变更。
本发明的JFET，比现有的能以低损失进行大电流高电压的切换动作。且通过设置与源极电极连接并延伸至通道区域的插入区域，用比现有的绝对值小的逆偏置电压就能实现OFF状态，作为大电功用切换元件能提供更加低损失的电功用半导体元件。而且通过设置与通道区域并行的导电层，在把导通电阻置于低水平的基础上还能抑制JFET元件间的偏差。
权利要求
1.一种面结型场效应晶体管，其中，包括第二导电型的栅极区域，其设在半导体薄体的一个主表面上；第一导电型的源极区域，其设在所述一个主表面的旁边；第一导电型的通道区域，其与所述源极区域连接；第二导电型的限定区域，其与所述栅极区域连接，包围所述通道区域并限定其范围；第一导电型的漏极区域，其设在所述半导体薄体的其它主表面上；第一导电型的漂移区域，其从所述通道区域在所述半导体薄体的厚度方向上向所述漏极区域连接，所述漂移区域及所述通道区域的第一导电型的杂质浓度低于所述源极区域及漏极区域的第一导电型的杂质浓度及所述限定区域的第二导电型的杂质浓度。
2.如权利要求1所述的面结型场效应晶体管，其中，所述限定区域从所述半导体薄体的内侧限定、包围所述栅极区域。
3.如权利要求1所述的面结型场效应晶体管，其中，所述栅极区域与所述限定区域一致。
4.如权利要求1所述的面结型场效应晶体管，其中，所述源极区域在一个主表面上突出而形成，所述通道区域在所述源极区域的下面连接、形成。
5.如权利要求1所述的面结型场效应晶体管，其中，所述栅极区域由两个区域构成，所述通道区域与分别限定包围这两个栅极区域的所述限定区域接触并配置在这两个限定区域之间。
6.如权利要求1所述的面结型场效应晶体管，其中，被所述限定区域夹住的通道区域的宽度小于所述限定区域与通道区域接合部的扩散电位产生的过渡层的厚度。
7.如权利要求1所述的面结型场效应晶体管，其中，所述漂移区域的第一导电型杂质浓度高于所述通道区域的第一导电型杂质浓度。
8.如权利要求1所述的面结型场效应晶体管，其中，包括第二导电型的插入区域，其与位于所述源极区域上的源极电极连接，通过所述源极区域延伸到所述通道区域。
9.如权利要求8所述的面结型场效应晶体管，其中，所述插入区域把第一导电型的区域夹在中间，分为两个以上的区域。
10.如权利要求8所述的面结型场效应晶体管，其中，包括第一导电型的过渡层促进区域，其与所述限定区域及所述源极区域相接，为所述通道区域中的区域，浓度低于所述通道区域的第一导电型的杂质浓度。
11.如权利要求1所述的面结型场效应晶体管，其中，所述源极区域及通道区域都分为两个区域，该两个通道区域间设有导电膜，被夹在低于该通道区域上面高度的位置范围内。
12.如权利要求11所述的面结型场效应晶体管，其中，所述导电膜一直延伸到所述漂移区域中。
13.如权利要求11所述的面结型场效应晶体管，其中，从在所述通道区域的所述限定区域到导电膜通道区域的宽度，小于由在所述限定区域与所述通道区域接合部的扩散电位在所述通道区域的过渡层宽度。
14.如权利要求11所述的面结型场效应晶体管，其中，所述导电膜是金属膜及含高浓度杂质的半导体膜中的某一种。
15.如权利要求1所述的面结型场效应晶体管，其中，所述半导体薄体是SiC基片，所述第一导电型半导体膜是第一导电型SiC膜，所述第二导电型半导体膜是第二导电型SiC膜。
16.一种面结型场效应晶体管的制造方法，其中，包括在含有浓度Cs的第一导电型杂质的第一导电型的半导体基片(浓度Cs的第一导电型的半导体基片)上，把比所述浓度Cs低的浓度C1的第一导电型的第一半导体层成膜的工序；在所述第一导电型的第一半导体层上，把比所述浓度Cs及C1低的浓度C2的第一导电型的第二半导体层成膜的工序；在所述第一导电型的第二半导体层上，把比起所述浓度C1及C2高的浓度C3的第一导电型的第三半导体层成膜的工序；在所述第一层电型的第三半导体层上，盖上遮蔽源极区域的掩膜，通过蚀刻把所述源极区域以外的第一导电型第三半导体层除去的工序；在所述源极区域两侧的所述第一导电型的第二半导体层处，涂布第二导电型杂质，把比所述浓度C2高的浓度C4的第二导电型栅极区域及第二导电型限定区域形成的工序。
17.如权利要求16所述的面结型场效应晶体管的制造方法，其中，把对所述第一导电型第三半导体层蚀刻时的掩膜原封不动地使用，进行所述第二导电型杂质涂布的离子注入。
全文摘要
一种面结型场效应晶体管及其制造方法,可以得到以低损失、能作高耐压及大电流切换动作的偏差少的面结型场效应晶体管(JFET)。该JFET包括:第二导电型的栅极区域(2),其设在半导体基片的表面；第一导电型的源极区域(1)；第一导电型的通道区域(10),其与源极区域连接；第二导电型的限定区域(5),其与栅极区域连接,限定通道区域；第一导电型的漏极区域(3),其设在背面；第一导电型的漂移区域(4),其从通道向漏极在基片的厚度方向上连续。漂移区域和通道区域的第一导电型杂质的浓度低于源极区域、漏极区域的第一导电型杂质浓度及限定区域的第二导电型杂质的浓度。
文档编号H01L29/772GK1423836SQ00818361
公开日2003年6月11日 申请日期2000年9月11日 优先权日1999年12月24日
发明者原田真, 弘津研一, 松波弘之, 木本恒畅 申请人:住友电气工业株式会社