专利名称：制作不同电阻值的轻掺杂漏极的方法
技术领域：
本发明涉及半导体的制造，尤其是应用在静态随机存取存储器(StaticRandom Access Memory，SRAM)上以增加单胞比(cell ratio)的一种制作不同电阻值的轻掺杂漏极(lightly doped drain，LDD)的方法。
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图1，图1为以CMOS设计的SRAM单元的电路图10。传统SRAM存储器包含两个保存资料PMOS并用来作为负载元件(load element)的负载晶体管12、14，两个用来作为驱动器(driver)的NMOS驱动晶体管(drivertransistor)16、18，以及两个用来作为SRAM中资料的存取用的NMOS存取晶体管(access transistor)20、22。
如图1所示，负载晶体管12、14的源极电连接到VDD，而负载晶体管12、14的漏极与驱动晶体管16、18的漏极则电连接于24、26点。驱动晶体管16、18的的源极与VSS相电连接。此外，负载晶体管12、14的栅极与驱动晶体管16、18的栅极相连接，所形成的连线再分别与接点26、24交错相连。存取晶体管20、22的栅极皆与字元线27相连，存取晶体管20、22的源极分别连接到位元线28与位元线29上，而存取晶体管20、22的漏极则分别连接驱动晶体管16、18的漏极于接点24、26。
现以存入″1″为例，在储存资料时，存取晶体管20、22可通过调整字元线27的电压而开启，以使资料可储存于接点24、26。位元线28被输入较″高″电压状态(3V)且位元线29被输入较″低″电压状态(0V)，故负载晶体管12和驱动晶体管18被开启且负载晶体管14和驱动晶体管16被关闭，部份在接点26的电流将经由以开启的驱动晶体管18流向VSS，而反观接点24因驱动晶体管16关闭而无法流向VSS。因此，接点24处于电压较″高″状态而接点26为较″低″状态。随后由于字元线27被关闭，接点24、26被锁住而维持此状态，故而资料便被个别储存于接点24与接点26。
然而SRAM的资料储存有可能因为杂讯(noise)与未平衡的临界值造成毁损，其中资料储存的能力与单胞比(cell ratio)有关。所谓单胞比即是驱动晶体管对存取晶体管的电流驱动能力比(current driving capabilityratio)，由图1的电路图中可知，如果资料在较″低″状态被储存到接点24而资料在较″高″状态被储存到接点26，接点24的电压是由存取晶体管20、22以及驱动晶体管16、18间电流量比决定。若增加驱动晶体管16、18的电流而减少存取晶体管20、22的电流，亦即增加高单胞比的状态下，则接点24可趋向于维持在较″低″状态，亦即在读取存储器资料过程中，改变位元线28、29的电压以开启存取晶体管20、22将不致对接点24的电压产生较大影响。由于接点24的电压改变很小，故交相连结的接点26电压亦可维持在″高″状态而不致改变资料的储存状态。
因此为了增进SRAM的表现与稳定，SRAM单胞比必须大于1，一般习知用来增加单胞比的方法如下1.增加通道宽度或通道长度此方法利用增加驱动晶体管的通道宽度或增加存取晶体管通道长度，以调节通过驱动晶体管与存取晶体管的电流量。此方法虽可增加单胞比，然而通道宽度与通道长度的增加将导致制作SRAM尺寸大幅上升，严重影响SRAM制程的积集度。
2.使用不同临界电压或栅氧化层此方法利用两个不同的光罩，以于驱动晶体管与存取晶体管的制程中制作不同厚度的栅氧化层，因而导致两种晶体管的栅极有不同的临界电压，进而影响电流的比值。然而此方法需要额外的光罩制程，且将造成制程成本的负担。
本发明的次要目的在于提供利用一种不同电阻值的轻掺杂漏极的制作方法，以增加SRAM中的单胞比。
为达成上述目的，在本发明的最佳实施例中，本发明方法先提供一包含有一第一主动区域以及一第二主动区域的半导体晶片，接着于该第一主动区域以及该第二主动区域上分别形成一第一栅极以及一第二栅极。随后进行一第一离子布植制程，以对该第二主动区域的基底(substrate)表面植入第一导电形式的掺质(dopants)，然后进行一第二离子布植制程，以对该第一以及第二主动区域的该基底表面同时植入第二导电形式的掺质。最后活化各该导电形式的掺质，以分别于该第一栅极以及该第二栅极周围形成一第一轻掺杂漏极以及一第二轻掺杂漏极，且该第一轻掺杂漏极以及该第二轻掺杂漏极分别具有不同的电阻值。
由于本发明利用两次离子布植制程，以使驱动晶体管与存取晶体管有不同的掺质浓度，进而获得不同的电阻值以增加单胞比。此外，本发明的离子布植制程可与其他PMOS晶体管共同进行，故不需额外光罩制程而节省制程费用，故本发明可确实避免习知技术需要额外制程费用或降低SRAM积极度的缺失。
图示的符号说明10 SRAM电路 12、14负载晶体管16、18驱动晶体管 20、22存取晶体管24、26接点27字元线28、29位元线 30半导体晶片
32P型硅基底 34N型硅基底35浅沟隔离36第一主动区域38第二主动区域40第三主动区域42、43栅氧化层44、46、48栅极50、54光阻层 52第一离子布植制程53P型掺杂区 56第二离子布植制程57N型掺杂区 60、64、68 轻掺杂漏极58驱动晶体管 62存取晶体管66I/O晶体管接着如图3所示，利用光阻覆盖与干式氧化法将第一36、第二38与第三40主动区域表面分别氧化成不同厚度的硅氧层，以用来作为第一36、第二38主动区域上的栅极氧化层42与第三主动区域的栅极氧化层43。其中，第三主动区域的栅极氧化层43的厚度大于第一36与第二38主动区域上的栅极氧化层42的厚度。
随后如图4所示，利用低压化学气相沉积法(low pressure chemicalvapor deposition，LPCVD)于半导体晶片30表面表面沉积一多晶硅层(未显示)，并利用微影与蚀刻制程，以于第一主动区域36、第二主动区域38、第三40主动区域表面中定义出栅极44、46、48的位置。其中，栅极的制作并不限定于此，其他种类的栅极如金属栅极或硅化钨层与多晶硅层上下堆叠等均可应用于本发明。
随后如图5所示，先于半导体晶片30表面涂布一光阻层，再利用微影制程使光阻层50覆盖于第一主动区域36，当作遮蔽罩幕，然后对第二主动区域38以及第三主动区域40进行一第一离子布植制程52，植入如硼离子等P型掺质，植入剂量约为1×1018/cm3，以于栅极46、48的基底32、34表面形成如硼离子等P型掺质区53。接着去除光阻层50，如图6所示，于第三主动区域40覆盖一光阻层54，当作遮蔽罩幕，并对该第一主动区域36与第二主动区域38的基底表面进行一第二离子布植制程56，植入如磷原子等N型掺质，植入剂量约为5×1018/cm3，以于栅极44、46两侧的基底32表面形成N型掺质区57。
最后如图7所示，在去除光阻层54后，利用900～1000℃的高温活化P型与N型掺质，使掺质均匀扩散于掺杂区内，以于第一主动区域36表面的栅极44、第二主动区域38表面的栅极46以及第三主动区域40表面的栅极48周围分别形成轻掺杂漏极60、轻掺杂漏极64以及轻掺杂漏极68。随后再依序进行MOS其余制程，以于第一36、第二38、第三主动区域40上完成驱动晶体管58、存取晶体管62、I/O晶体管66的制作。其中，对第二38、第三40主动区域进行的第一离子布植制程52亦可进行于对第一36、第二38主动区域掺杂的第二离子布植制程56之后。
由于在第二主动区域38表面分别进行第一52与第二56离子布植制程，故第二主动区域38表面同时包含有N型与P型掺质而产生电性部分互相抵消的情形，且由于N型掺质植入浓度较P型为高，因而位于第二主动区域38上的轻掺杂漏极64将形成较低浓度的N型掺杂区，故其浓度将较第一主动区域36上的轻掺杂漏极60为低。而由于此较低的掺杂浓度将造成较差的导电效果，故可使得位于第一主动区域36表面的驱动晶体管58的轻掺杂漏极60的电阻值将小于第二主动区域38的存取晶体管62的轻掺杂漏极64的电阻值，进而导致通道开启时的电阻值升高。
因此当SRAM元件运作时，通过存取晶体管62的电流将因轻掺杂漏极64有较高的电阻值而降低，同时，通过驱动晶体管58的电流将因轻掺杂漏极60有较低的电阻值而增加，因而导致单胞比的上升，而使SRAM的运作更稳定，并增进SRAM的电性表现。此外，由于存取晶体管62的P型掺质的离子布植制程是与其他PMOS晶体管或输入输出晶体管66一起进行，因此不需额外的光罩制程，便可提升单胞比而不增加制程成本。
相较于习知提升SRAM单胞比的制作方法，本发明利用两次离子布植制程使驱动晶体管较存取晶体管有较高的掺质浓度，因而导致较低的电阻值以增加单胞比，且与其他PMOS晶体管共同进行而不需额外光罩，故可避免习知技术需要额外制程费用或降低SRAM积极度的缺失。此外，本发明并不限定于SRAM的应用，其他用来制作两种不同电阻值的轻掺杂漏极均可适用于本发明。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种制作不同电阻值的轻掺杂漏极的方法，其特征是该方法包含有下列步骤提供一半导体晶片，且该半导体晶片的基底上包含有一第一主动区域以及一第二主动区域设于该基底上；于该第一主动区域以及该第二主动区域上分别形成一第一栅极以及一第二栅极；进行一第一离子布植制程，以对该第二主动区域的该基底表面植入第一导电形式的掺质；以及进行一第二离子布植制程，以对该第一主动区域的该基底表面植入第二导电形式的掺质，并对该第二主动区域的该基底表面植入第二导电形式的掺质；活化各该导电形式的掺质，以分别于该第一栅极以及该第二栅极周围形成一第一轻掺杂漏极以及一第二轻掺杂漏极，且该第一轻掺杂漏极以及该第二轻掺杂漏极分别具有不同的电阻值。
2.如权利要求1所述的方法，其特征是该第一导电型式以及第二导电型式为相反的导电形式。
3.如权利要求2所述的方法，其特征是该第一导电型式为N型，而该第二导电型式为P型。
4.如权利要求2所述的方法，其特征是该第一导电型式为P型，而该第二导电型式为N型。
5.如权利要求1所述的方法，其特征是该半导体晶片的该基底上另包含有一第三主动区域以及一第三栅极设于该第三主动区域的该基底上，且该第三栅极的栅极氧化层的厚度大于该第一栅极以及该第二栅极的栅极氧化层的厚度。
6.如权利要求5所述的方法，其特征是该第一离子布植制程同时对该第三主动区域的该基底表面植入第一导电形式的掺质，用来于该第三栅极周围形成一第三轻掺杂漏极。
7.一种增加驱动晶体管对存取晶体管的单胞比的方法，其特征是该方法包含有下列步骤提供一半导体晶片，且该半导体晶片的基底上包含有一第一主动区域以及一第二主动区域设于该基底上；于该第一主动区域以及该第二主动区域的该基底上分别形成该驱动晶体管的栅极以及该存取晶体管的栅极；以及于该第一主动区域以及该第二主动区域的该基底上分别形成该驱动晶体管的轻掺杂漏极以及该存取晶体管的轻掺杂漏极，且该驱动晶体管的轻掺杂漏极的电阻值小于该存取晶体管的轻掺杂漏极的电阻值。
8.如权利要求7所述的方法，其特征是形成该驱动晶体管的该轻掺杂漏极以及该存取晶体管的该轻掺杂漏极的方法另包含有下列步骤进行一第一离子布植制程，以对该第二主动区域的该基底表面植入第一导电形式的掺质；以及进行一第二离子布植制程，以对该第一主动区域的该基底表面植入第二导电形式的掺质，并对该第二主动区域的该基底表面植入第二导电形式的掺质；活化各该导电形式的掺质，以分别形成该驱动晶体管的该轻掺杂漏极以及该存取晶体管的该轻掺杂漏极。
9.如权利要求8所述的方法，其特征是该第一导电型式以及第二导电型式为相反的导电形式。
10.如权利要求9所述的方法，其特征是该第一导电型式为N型，而该第二导电型式为P型。
11.如权利要求9所述的方法，其特征是该第一导电型式为P型，而该第二导电型式为N型。
12.如权利要求8所述的方法，其特征是该半导体晶片另包含有一第三主动区域设于该基底上，且该第三主动区域为一用来形成一输出/输入(I/O)晶体管的预定位置。
13.如权利要求12所述的方法，其特征是该第一离子布植制程同时对该第三主动区域的该基底表面植入第一导电形式的掺质，用来形成该输出/输入(I/O)晶体管的轻掺杂漏极。
14.如权利要求12所述的方法，其特征是该输出/输入(I/O)晶体管的栅极氧化层的厚度大于该驱动晶体管以及该存取晶体管的栅极氧化层的厚度。
全文摘要
本发明为一种制作不同电阻值的轻掺杂漏极的方法，应用在SRAM上以增加单胞比；首先提供一包含有一第一主动区域以及一第二主动区域的半导体晶片，接着于该二主动区域上分别形成一第一栅极以及一第二栅极；随后进行一第一离子布植，对该第二主动区域的基底表面植入第一导电形式的掺质，然后进行一第二离子布植，对该第一以及第二主动区域的该基底表面同时植入第二导电形式的掺质；最后活化各该导电形式的掺质，以分别于该第一栅极以及该第二栅极周围形成一第一轻掺杂漏极以及一第二轻掺杂漏极，且该第一轻掺杂漏极以及该第二轻掺杂漏极分别具有不同的电阻值，进而增加单胞比；另，该两次离子布植可与其他PMOS晶体管共同进行，故本发明可确实避免习知技术需要额外制程费用或降低SRAM积极度的缺失。
文档编号H01L21/336GK1396631SQ0212444
公开日2003年2月12日 申请日期2002年6月26日 优先权日2001年7月3日
发明者陈锦扬 申请人:联华电子股份有限公司