专利名称：集成电路的内建电感及利用深沟渠阻断寄生电流的结构的制作方法
技术领域：
本发明属于半导体技术领域，特别是指一种集成电路的内建电感及利用深沟渠阻断寄生电流的结构。
有监于此，本发明人为降低寄生电流的损失，避免电磁场感应的影响，本发明人经不断研究发现，采用深沟渠替代场氧化层，证实可达到降低寄生电流的功效。
本发明涉及一种内建电感元件的集成电路以及利用深沟渠阻断寄生电流的结构。
本发明一种集成电路的内建电感及利用深沟渠阻断寄生电流的结构，包含有内建电感元件及阻断该电感元件产生寄生损失电流的元件结构，其特征在于，至少包括一半导体基底；在所述基底上形成有源元件区、场氧化隔离区、和侧面形成如栅状结构的相互平行的深沟渠式电容元件；所述复数个相互平行的深沟渠式电容元件配置于所述基底，电荷将被储存在所述基底中；所述复数个相互平行的深沟渠电容元件构造包含有通过沟渠蚀刻形成的深沟渠、在所述深沟渠的表面上形成的沟渠介电层、填充所述深沟渠的掺杂的多晶硅，所述沟渠式电容可阻断内建电感元件于所述基底中产生的寄生损失电流；复数个有源元件，配置于所述有源元件区，形成在所述基底表面的复数个场氧化隔离区作为有源元件间的隔离功能；一介电层，覆盖在所述有源元件、所述场氧化隔离区及所述沟渠式电容元件之上，用于绝缘隔离；电感元件，配置于所述沟渠式电容元件的正上方，位于所述电感元件和所述沟渠式电容元件之间的介电层作为隔离绝缘层。
其中包含有内建电感元件及阻断该电感元件产生寄生损失电流的深沟渠式电容元件，其中深沟渠的形成方法为干蚀刻方式，而以光阻、氮化硅等材料当罩幕。
其中包含有内建电感元件及阻断该电感元件产生寄生损失电流的深沟渠式电容元件，其中所述深沟渠的深度介于0.5微米至10微米之间。
其中的掺杂多晶硅，掺杂元素是选自磷或砷。
其中包含有内建电感元件及阻断该电感元件产生寄生损失电流的深沟渠式电容元件，其中深沟渠内电容介电质的材料为氧化硅、氮化硅或氮氧化硅的各种组合而成，其厚度介于0.01微米至0.2微米之间，具有足够的电荷储存能量以阻断寄生损失电流的方法。
其中深沟渠的填充物通过化学机械研磨或回蚀平坦化处理而成。
其中所述半导体基底为硅。
其中所述介电层为氧化硅。
其中所述介电层为低K系数的材料。
图2为依本发明的一较佳实例具有内建电感元件晶片的剖面示意图。
图3为依本发明的一较佳实例具有内建电感元件晶片的俯视示意图。
首先，在一硅基底100上有主动元件区101和隔离区103形成场区氧化层102，一闸极氧化层104，一第一多晶硅闸极层106，闸极氧化层边墙108(Spacers)，和具浅掺杂汲极(lightly doped drain，LDD)型的源极/汲极区110，形成所需的晶体管元件金氧半场效晶体管结构，晶体管以插塞118a和118b和上层电路相连。接着，形成一二氧化硅层114，而在此二氧化硅介电层上方，以内建方式将电感元件116配置于硅基底100的场区氧化层102的正上方。内建方式将电感元件116配置于硅基底100的场区氧化层102的正上方。内建电感元件的线圈材料可为铝金属、铜金属。可由金属蒸镀或溅镀的方式沉积而成，再经由光阻显影，干蚀刻的方式形成线圈图案。如线圈材料为铜金属，可通过化学机械研磨(CMP)方式对介电层114平坦化，然后在介电层表面上溅镀铜金属层，通过涂敷光刻胶，再经过光刻胶的曝光、显影，干蚀刻的方式形成铜线圈图案。电感元件116包括多层的电感线圈116a，各层电感线圈116a之间与介电层116b作为电性绝缘，且各层电感线圈116a之间并以插塞116c彼此电性连接。内建电感元件116会因电磁感应而在硅基底100顺着电感线圈116a的轴方向有寄生电流的流失，因而影响到电感元件116在高频操作下的表现，其品质因数(Q值)将会流失下降。
图2为依本发明的一较佳实例具有内建电感元件晶片的剖面示意图。
其目的是提出一由多数个相互平行的沟渠式电容元件，此多数个电容元件配置于硅基底100正位于电感元件下方，有电流阻障效果(barriereffect)，可有效地阻断基底中的寄生损失电流。
首先，本实施例中为了简单采用硅基底，本领域普通技术人员显然可以采用其他半导体基底，在一半导体基底200(本实施例中为硅基底200)上形成主动元件区201及隔离区203，有场氧化隔离区206。已形成金氧半场效晶体管211和插塞218、220和上层电路连接。紧接着由同一氮化硅罩幕(Mask)(未显示)来制成此相互平行的沟渠式电容元件212。沟渠式电容元件的制成，首先以干蚀刻的方式，而以氮化硅为罩幕，进行垂直蚀刻而成一深沟渠，深度范围通常介于0.5微米至10微米之间。深沟渠内的电容元件介电质212a可以氧化的方式形成。紧接着一掺杂磷或砷的多晶硅212b化学气相沉积方式填充于沟渠内再加以平坦化。
同样参照图2，基底200上位于晶体管211，场氧化区206及沟渠式电容元件212的上方形成一绝缘介电层214，此介电层为经过平坦化的二氧化硅(SiO2)或其他具有低介电常数(low K)的材质，主要用于绝缘隔离下方的主动元件区，场氧化隔离区及沟渠式电容元件和上方包括电感被动元件216之用。
同样参照图2，电感元件216位于基底200的复数个栅状平行沟渠式电容元件212的正上方，内建电感元件的线圈材料可为铝金属、铜金属。可由金属蒸镀或溅镀的方式沉积而成，再经由光阻显影，干蚀刻的方式形成线圈图案。如为铜金属线圈亦可由化学机械研磨方式形成。其间为一绝缘介电层214作为电性隔离之用。电感元件216包括多层围绕如线圈结构的电感线圈216a，及各层电感线圈216a之间以介电层216b作为电性绝缘，及各层电感线圈的互相接连。由挖开于介电层的接触插塞216c。电感元件216所产生的电磁感应会在基底200上同时产生寄生损失电流。本发明于基底200中正位于电感元件下方配置一相互平行的沟渠式电容元件将可部份阻断基底200中的寄生损失电流，避免造成电感元件216的Q值下降，进而改进电感元件在高频操作下的效能。
图3为依本发明的一较佳实例具有内建电感元件晶片的俯视示意图。其中位于电感元件216的下方的沟渠式电容元件212，构成一相互平行的栅状结构。此电容元件可有效阻断因电感元件216因电磁感应所产生在X方向的寄生损失电流。
本案已经揭示说明了本发明特有的具体实施例，对熟悉此项技艺的人有实质相同的修改及改良时，必须了解本发明并不局限在附图
的特殊格式，在申请专利范围附属项中将含盖所有不违背本发明精神与范畴的修改。
权利要求
1.一种集成电路的内建电感及利用深沟渠阻断寄生电流的结构，包含有内建电感元件及阻断该电感元件产生寄生损失电流的元件结构，其特征在于，至少包括一半导体基底；在所述基底上形成有源元件区、场氧化隔离区、和侧面形成如栅状结构的相互平行的深沟渠式电容元件；所述复数个相互平行的深沟渠式电容元件配置于所述基底，电荷将被储存在所述基底中；所述复数个相互平行的深沟渠电容元件构造包含有通过沟渠蚀刻形成的深沟渠、在所述深沟渠的表面上形成的沟渠介电层、填充所述深沟渠的掺杂的多晶硅，所述沟渠式电容可阻断内建电感元件于所述基底中产生的寄生损失电流；复数个有源元件，配置于所述有源元件区，形成在所述基底表面的复数个场氧化隔离区作为有源元件间的隔离功能；一介电层，覆盖在所述有源元件、所述场氧化隔离区及所述沟渠式电容元件之上，用于绝缘隔离；电感元件，配置于所述沟渠式电容元件的正上方，位于所述电感元件和所述沟渠式电容元件之间的介电层作为隔离绝缘层。
2.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，包含有内建电感元件及阻断该电感元件产生寄生损失电流的深沟渠式电容元件，其中深沟渠的形成方法为干蚀刻方式，而以光阻、氮化硅等材料当罩幕。
3.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，包含有内建电感元件及阻断该电感元件产生寄生损失电流的深沟渠式电容元件，其中所述深沟渠的深度介于0.5微米至10微米之间。
4.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，其中的掺杂多晶硅，掺杂元素是选自磷或砷。
5.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，包含有内建电感元件及阻断该电感元件产生寄生损失电流的深沟渠式电容元件，其中深沟渠内电容介电质的材料为氧化硅、氮化硅或氮氧化硅的各种组合而成，其厚度介于0.01微米至0.2微米之间，具有足够的电荷储存能量以阻断寄生损失电流的方法。
6.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，其中深沟渠的填充物通过化学机械研磨或回蚀平坦化处理而成。
7.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，其中所述半导体基底为硅。
8.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，其中所述介电层为氧化硅。
9.如权利要求1所述的集成电路的内建电感及利用深沟渠阻断寄生电流的结构，其特征在于，其中所述介电层为低K系数的材料。
全文摘要
一种在集成电路内利用内建电感元件阻断寄生电流的元件结构，将侧面形成如栅状结构的相互平行的深沟渠电容元件。利用此深沟渠储存电荷，可以阻断基底产生的寄生损失电流。集成电路内有主动元件区，配置复数个主动元件，以场氧化层做隔离。电感在沟渠的正上方，沟渠以干蚀刻形成，深度为0.5微米至10微米之间。
文档编号H01L21/70GK1398001SQ0213050
公开日2003年2月19日 申请日期2002年8月15日 优先权日2002年8月15日
发明者高荣正, 林大野 申请人:上海宏力半导体制造有限公司