专利名称：位元线的形成方法
技术领域：
本发明是有关于一种位元线的形成方法，特别是有关于一种借由减小位元线接触的顶部宽度以降低短路机率的位元线的形成方法。
背景技术：
近年来，在半导体电路的设计上，电容器的地位日趋重要，且已经成为一无可替换的电路组件。例如目前广泛使用电容器的动态随机存取内存(DRAMdynamic random access memory)、震荡器(oscillator)、时间延迟电路(time delay circuitry)、模拟/数字或数字/模拟转换器(AD/DA converter)及许多其它应用电路。因此，一种堆栈式电容(STCstacked capacitor cell)或沟槽式电容(trenched capacitor cell)在紧密的存储装置中被发展出来，其利用硅晶圆中存取装置的上方空间或基底下方来形成电容电极板，此种结构的优点在于具有低的软错记率(SERsoft error rate)，且可结合具高介电常数(high dielectricconstant)的绝缘层；同时，存储单元与位元线间需以接触窗来连接。
如图1a至图1c、图2及图3所示，图1a是显示习知的形成有晶体管的半导体基底的示意图，图1b至图1c是显示图1a的AA切面的习知的位元线的形成方法的示意图，图2是显示习知的位元线对准失误的示意图，图3是显示图2的立体透视图。
如图1a所示，首先，提供一半导体基底101，半导体基底101上依序形成有一闸极介电层102，闸极介电层102上形成有一闸极103与一硬罩幕层104，以及在上述组件的侧壁形成有一间隙壁105，如此一来，即形成一闸极组件。
接着，于形成有上述组件的半导体基底101上形成一介电层106及一具有开口的图案化光阻层(未显示)，开口会露出部分介电层106的表面。然后，以图案化光阻层为蚀刻罩幕，蚀刻介电层106至露出闸极组件为止，以在介电层106形成一开口107。
如图1b所示，图1b是图1a的AA切面图。
如图1c所示，于介电层106上形成一多晶硅层，并对多晶硅层进行回蚀刻步骤以留下开口107中的多晶硅层108，并且多晶硅层108需低于介电层106的表面一既定高度；其中，多晶硅层108即为位元线接触(CB)。
接着，于介电层106上形成一具有开口的图案化光阻层(未显示)，开口会露出部分介电层106的表面，并以图案化光阻层为蚀刻罩幕，蚀刻介电层106至一既定深度，以在介电层106形成沟槽；接下来，将图案化光阻层移除后，依序于介电层106上形成一阻障层及一钨金属层，钨金属层会填满沟槽与开口107。然后，对半导体基底进行化学机械研磨以留下沟槽内的阻障层109及钨金属层110a、110b；其中，钨金属层110a、110b即为位元线(MO)。
由于作为位元线接触的多晶硅层108与作为位元线的钨金属层110a、110b建构于同一平面上，并且两者的位置相当接近，因此一但对准失误(mis-align)，在位元线及位元线接触的制程上将容易因为太过接近而受到影响，并可能造成短路，如图2及图3的虚线111所示。
发明内容
本发明的目的在于提供一种位元线的形成方法，主要是借由对位元线接触进行氧化步骤以使位元线接触的顶部宽度减小，以有效降低在失对准时与其它位元线短路的机率。
根据上述目的，本发明提供一种位元线的形成方法，包括下列步骤提供一半导体基底，半导体基底上形成有一晶体管，晶体管具有一闸极及一源汲极区；于半导体基底上形成一第一介电层，第一介电层具有接触窗，接触窗露出源汲极区的表面；于接触窗内形成一导电层，导电层填满接触窗；对第一介电层进行回蚀刻步骤，以使第一介电层的顶部表面低于导电层顶部表面一既定距离；对露出表面的导电层进行氧化步骤，以在导电层形成一氧化层；移除氧化层，形成一顶部宽度缩小的导电层；于导电层与第一介电层上形成一第二介电层，蚀刻第二介电层至露出导电层，以形成复数个位元线沟槽；及于位元线沟槽内形成一位元线。
根据上述目的，本发明再提供一种位元线的形成方法，包括下列步骤提供一半导体基底，半导体基底上形成有一晶体管，晶体管具有一闸极及一源汲极区；于半导体基底上依序形成一第一介电层及一第一图案化罩幕层，第一图案化罩幕层具有一第一开口，第一开口露出第一介电层的部分表面；以第一图案化罩幕层为蚀刻罩幕，非等向性蚀刻第一介电层至露出源汲极区的表面以形成一接触窗；去除第一图案化光阻层；于第一介电层上形成一导电层，且导电层填满接触窗；对导电层进行平坦化步骤至露出第一介电层；对第一介电层进行回蚀刻步骤，至第一介电层的顶部表面低于导电层的顶部表面；对导电层进行氧化步骤，以使导电层的上部形成一氧化层；移除氧化层；于第一介电层及导电层上依序形成一第二介电层及一第二图案化罩幕层，第二图案化罩幕层具有复数开口；以第二图案化罩幕层为蚀刻罩幕，非等向性蚀刻第二介电层至露出导电层以形成复数沟槽，其中沟槽为位元线沟槽；移除第二图案化罩幕层；依序于第二介电层及导电层上顺应性形成一阻障层及一金属层，金属层填满复数沟槽；及依序平坦化金属层及阻障层至露出第二介电层，以留下复数沟槽内的金属层，其中金属层为位元线。
图1a是显示习知的形成有晶体管的半导体基底的示意图；图1b至图1c是显示图1a的AA切面的习知的位元线的形成方法的示意图；图2是显示习知的位元线对准失误的示意图；图3是显示图2的立体透视图；图4a是显示本发明的形成有晶体管的半导体基底的示意图；图4b至图4j是显示图4a的AA切面的本发明的位元线的形成方法的示意图；图5是显示本发明的位元线对准失误的示意图；图6是显示图5的立体透视图。
符号说明101、201-半导体基底102、202-闸极介电层103、203-闸极104、204-硬罩幕层105、205-间隙壁106、206、206a-介电层107、207、211-开口108-多晶硅层109、215-阻障层110a、110b-钨金属层111、214-虚线208、208a-导电层208b-氧化层
209-介电层210-罩幕层212-位元线沟槽213、213a-金属层具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下如图4a至图4i、图5及图6所示，图4a是显示本发明的形成有晶体管的半导体基底的示意图，图4b至图4j是显示图4a的AA切面的本发明的位元线的形成方法的示意图，图5是显示本发明的位元线对准失误的示意图，图6是显示图5的立体透视图。
如图4a所示，首先，提供一半导体基底201，半导体基底201上依序形成有一闸极介电层202，闸极介电层202上形成有一闸极203与一硬罩幕层204，以及在上述组件的侧壁形成有一间隙壁205，如此一来，即形成一闸极组件。接着，于形成有上述组件的半导体基底201上形成一介电层206及一具有开口的图案化罩幕层(未显示)，例如是光阻层，开口会露出部分介电层206的表面。然后，以图案化罩幕层为蚀刻罩幕，蚀刻介电层206至露出闸极组件为止，以在介电层206形成一开口207；然后，将图案化罩幕层移除。其中，半导体基底201例如是硅基底；闸极介电层202例如是闸极氧化层；闸极203例如是多晶硅层；硬罩幕层204例如是氮化层；间隙壁205例如是氮化层；介电层206例如是氧化层。
如图4b至图4j所示，图4b至图4j是本发明于图4a的AA切面图上形成位元线的示意图。
如图4c所示，于介电层206上形成一导电层，导电层会填满开口207。接着，对导电层进行平坦化步骤至露出介电层206的表面为止，以在开口207中留下导电层208，导电层208即为位元线接触(CB)。其中，平坦化步骤例如是化学机械研磨(chemical mechanical polishing)；导电层208例如是多晶硅(polysilicon)层或磊晶硅(epi-silicon)层。
如图4d所示，对介电层206进行回蚀刻(etch back)步骤，以形成介电层206a，介电层206a的表面低于导电层208的表面一既定距离，此既定距离可根据需要来决定，导电层208露出的表面越大，则后续进行氧化步骤时被氧化的部分就越多，最后位元线相隔的亦会越远。
接下来，进行本发明的一特征步骤。
如图4e所示，对露出表面的导电层208进行氧化步骤，以形成氧化层208b及未氧化的导电层208a。其中，氧化步骤例如是热氧化法(thermaloxidation)；氧化层208b例如是氧化硅层。
然后，将氧化层208b移除，以留下顶部宽度减少的导电层208a，如图4f所示。
如图4g所示，接着，于导电层208a及介电层206a的表面上依序形成一介电层209及一位元线图案的罩幕层210，罩幕层210具有开口211，开口211露出部分介电层209的表面。其中，介电层209例如是氧化层；罩幕层210例如是图案化光阻层。
如图4h所示，以罩幕层210为蚀刻罩幕，对介电层209进行非等向性蚀刻(anisotropical etching)至露出导电层208a，以在介电层209中形成位元线沟槽212；然后，将罩幕层210移除。其中，非等向性蚀刻例如是反应性离子蚀刻(reactive ion etching)或电浆蚀刻(plasmaetching)。
因为介电层206a经过回蚀刻步骤后的高度低于导电层208a的顶部表面，所以在对介电层209进行非等向性蚀刻至露出导电层208a以形成位元线沟槽212时，除了与导电层208a相通的位元线沟槽212外，其余的位元线沟槽212皆与介电层209的底部具有一既定距离。
如图4i所示，于介电层209上依序顺应性形成一阻障层215及一金属层213，金属层213会填满位元线沟槽212。其中，阻障层215例如是钛/氮化钛(Ti/TiN)层；金属层213例如是钨(W)金属层。
然后，对金属层213进行平坦化步骤至露出介电层209的表面为止，以留下沟槽内的金属层213a，金属层213a即为位元线；且位于导电层208a上的金属层213a会导通作为位元线接触的导电层208a，如图4j所示。其中，平坦化步骤例如是化学机械研磨(chemical mechanicalpolishing)。
因为本发明所形成的作为位元线接触的导电层208a与作为位元线的金属层213a建构在不同的平面上，并且减少导电层208a的顶部尺寸，使金属层213a的尺寸亦可被降低，导致导电层208a与其它金属层213a间的距离被拉长。因此，如果发生对准失误(mis-align)的情况，在位元线及位元线接触的制程上就不会因为太过接近而受到影响，可有效减少短路的情况发生，如图5及图6的虚线214所示。
本发明所提供的借由氧化位元线接触以降低位元线接触的顶部尺寸以降低位元线尺寸的方法，可保持位元线接触与其它的位元线间的距离，有效减少短路的情况发生，进而提高产品的可靠度。
权利要求
1.一种位元线的形成方法，包括下列步骤提供一半导体基底，该半导体基底上形成有一晶体管，该晶体管具有一闸极及一源汲极区；于该半导体基底上形成一第一介电层，该第一介电层具有接触窗，该接触窗露出该源汲极区的表面；于该接触窗内形成一导电层，该导电层填满该接触窗；对该第一介电层进行回蚀刻步骤，以使该第一介电层的顶部表面低于该导电层顶部表面一既定距离；对露出表面的该导电层进行氧化步骤，以在该导电层形成一氧化层；移除该氧化层，形成一顶部宽度缩小的导电层；于该导电层与该第一介电层上形成一第二介电层，蚀刻该第二介电层至露出该导电层，以形成复数个位元线沟槽；及于该位元线沟槽内形成一位元线。
2.根据权利要求1所述的位元线的形成方法，其中该第一介电层为氧化层。
3.根据权利要求1所述的位元线的形成方法，其中该导电层为多晶硅层或磊晶硅层。
4.根据权利要求1所述的位元线的形成方法，其中该氧化步骤为热氧化法。
5.根据权利要求1所述的位元线的形成方法，其中该氧化层为氧化硅层。
6.根据权利要求1所述的位元线的形成方法，其中该第二介电层为氧化层。
7.根据权利要求1所述的位元线的形成方法，其中该位元线为钨金属层。
8.一种位元线的形成方法，包括下列步骤提供一半导体基底，该半导体基底上形成有一晶体管，该晶体管具有一闸极及一源汲极区；于该半导体基底上依序形成一第一介电层及一第一图案化罩幕层，该第一图案化罩幕层具有一第一开口，该第一开口露出该第一介电层的部分表面；以该第一图案化罩幕层为蚀刻罩幕，非等向性蚀刻该第一介电层至露出该源汲极区的表面以形成一接触窗；去除该第一图案化光阻层；于该第一介电层上形成一导电层，且该导电层填满该接触窗；对该导电层进行平坦化步骤至露出该第一介电层；对该第一介电层进行回蚀刻步骤，至该第一介电层的顶部表面低于该导电层的顶部表面；对该导电层进行氧化步骤，以使该导电层的上部形成一氧化层；移除该氧化层；于该第一介电层及该导电层上依序形成一第二介电层及一第二图案化罩幕层，该第二图案化罩幕层具有复数开口；以该第二图案化罩幕层为蚀刻罩幕，非等向性蚀刻该第二介电层至露出该导电层以形成复数沟槽，其中该沟槽为位元线沟槽；移除该第二图案化罩幕层；依序于该第二介电层及该导电层上顺应性形成一阻障层及一金属层，该金属层填满该复数沟槽；及依序平坦化该金属层及该阻障层至露出该第二介电层，以留下该复数沟槽内的该金属层，其中该金属层为位元线。
9.根据权利要求8所述的位元线的形成方法，其中该第一介电层为氧化层。
10.根据权利要求8所述的位元线的形成方法，其中该非等向性蚀刻为反应性离子蚀刻或电浆蚀刻。
11.根据权利要求8所述的位元线的形成方法，其中该导电层为多晶硅层或磊晶硅层。
12.根据权利要求8所述的位元线的形成方法，其中该氧化步骤为热氧化法。
13.根据权利要求8所述的位元线的形成方法，其中该氧化层为氧化硅层。
14.根据权利要求8所述的位元线的形成方法，其中该第二介电层为氧化层。
15.根据权利要求8所述的位元线的形成方法，其中阻障层为钛/氮化钛层。
16.根据权利要求8所述的位元线的形成方法，其中该金属层为钨金属层。
17.根据权利要求8所述的位元线的形成方法，其中该平坦化步骤为化学机械研磨步骤。
全文摘要
本发明提供一种位元线的形成方法，首先，提供一形成有晶体管的半导体基底，晶体管具有闸极及源汲极区，于半导体基底上形成一具有接触窗的第一介电层，接触窗露出源汲极区的表面，于接触窗内形成一导电层，并对第一介电层进行回蚀刻步骤至第一介电层的顶部表面低于导电层顶部表面一既定距离；然后，对露出表面的导电层进行氧化步骤，以在导电层形成一氧化层；移除氧化层以形成一顶部宽度缩小的导电层，且于导电层与第一介电层上形成一第二介电层，蚀刻第二介电层至露出导电层以形成复数个位元线沟槽，并于位元线沟槽内形成一位元线。
文档编号H01L21/28GK1549327SQ03136550
公开日2004年11月24日 申请日期2003年5月23日 优先权日2003年5月23日
发明者吴国坚, 陈逸男 申请人:南亚科技股份有限公司