专利名称：形成位元线接触窗的方法
技术领域：
本发明是有关于一种位元线接触窗的方法，特别是有关于一种具有自行对准(SAC)位元线接触窗的制作方法。
背景技术：
近年来，随着集成电路集积度的增加，半导体制程设计亦朝向缩小半导体组件尺寸以提高密度的方向发展，以目前广泛使用的动态随机存取内存(DRAM)为例，64M DRAM制程已从0.35微米转换至0.3微米(um)以下，而128MDRAM或256M DRAM则更朝向0.2微米以下发展。
在存储单元数组区的接触窗制程方面，由于晶体管是以高密度的方式排列，因此，通常会配合使用自行对准接触窗(SAC)制程，以提高导线的精密度和准确度。首先，会使用硼磷硅玻璃(boro-phosphosilicate glass；BPSG)和采用硅酸四乙酯(tetracthoxysilane；TEOS)沉积的氧化硅层(以下简称TEOS)的迭层来作为内层介电层(ILD)，覆盖于晶体管上。之后，借由蚀刻制程于绝缘层中形成自行对准的位元线接触窗开口(即CB contact)，再于位元线接触窗开口中填入多晶硅材质做为位元线接触窗插塞。
在制造动态随机存取内存(DRAM)等高密度集成电路组件时，常使用所谓的自行对准接触窗(SAC)制程来提升导线的精密度。然而，随着线宽不断地缩减，制程困难度也不断地提高。以位元线接触窗的填充制程为例，对某些尖端芯片制造厂而言，当线宽缩减至约0.09微米时，上述位元线接触窗所暴露的汲极区的宽度就可能只有0.04微米(40纳米；40nm)左右。因此，在上述位元线接触窗中形成一导电层时作为位元线接触(bit line contact；CB)时就容易发生位元线接触开路(CB open)或是字符线-位元线短路(wordline-bit line short)的缺陷发生。只要上述位元线接触开路或是字符线-位元线短路的缺陷一发生，即会导致所制造的半导体组件失效，对半导体制程的良率、成本等有不良影响。
为了进一步探究问题所在，以下说明习知技术的制造流程。请参考图1A-1F，为一系列的剖面图，是显示一习知自行对准位元线接触窗的制造方法是如何导致上述的位元线接触开路或是字符线-位元线短路的缺陷。
首先，提供一基底10，请参考图1A，其中基底10具有晶体管的结构，在基底10的主动面上具有以一间隔交错排列的汲极区12与源极区14；在汲极区12与源极区14之间具有一凸出基底10表面的栅极20，栅极20依据种种需求而通常具有多层结构，例如在图1A的栅极20中，由基底10的表面向上依序为一栅极介电层21、一导电层22、一金属硅化物层23与一硬罩幕层24，而在栅极20的侧壁有一为氮化硅间隙壁25。由于有间隙壁25存在于栅极20的侧壁上，因此当半导体组件的设计准则(design rule)如上所述将线宽缩减至约0.09微米时，相邻的栅极20的间隙壁25之间所曝露的汲极区12的宽度就只有0.04微米左右。
请参考图1B，依序于基底10上形成一介电层30及一图案化阻剂层60，图案化阻剂层60具有一开口60a，开口60a的露出的部分即为后续形成位元线接触窗的位置。
接下来的步骤是去除开口60a所暴露的介电层30至汲极区12表面为止，以形成一作为位元线接触窗的介层窗，并暴露出汲极区12，以及在上述介层窗内填入一导电层，以作为位元线接触插塞。图1C-1D的步骤是显示在上述的步骤中如何造成上述的位元线接触开路的缺陷，而图1E-1F的步骤是显示在上述的步骤中如何造成上述的字符线-位元线短路的缺陷。
请参考图1C，于理想情况下，以图案化阻剂层60为蚀刻罩幕对介电层30进行非等向性蚀刻，以形成一介层窗31并暴露汲极区12，此即完成了位元线接触窗的制程。然而，如上所述，当线宽为约0.09微米时，介层窗31所暴露的汲极区12的宽度就只有0.04微米左右，且介层窗31是具有相当高的深度，因此在实际情况下，介层窗31底部的介电层30中，愈接近汲极区12的介电层30就愈难被蚀刻，当上述的非等向性蚀刻反应终止时，在介层窗31的底部就往往会留下些许未受到蚀刻或未完全蚀刻的残留介电层30a，而未暴露出汲极区12表面。
因为在介层窗31底部上有部分的残留介电层30a而使汲极区12表面无法暴露出来，请参考图1D，即使后续于介层窗31内形成一阻障层40后，并填入一作为位元线接触的导电层50，在残留的介电层30a并非导体的情况下，无法使导电层50与汲极区12产生电性连结，就造成了上述的位元线接触开路的缺陷。
为了避免造成位元线接触开路的缺陷，一习知的作法是利用具较低选择比的自行对准接触窗蚀刻制程参数来进行接触窗的蚀刻。然而在形成位元线接触窗的制程设计上，为了避免作为位元线的栅极20与后续所形成的位元线接触之间发生短路，栅极20中的导电层的复晶硅层22与金属硅化物层23是以硬罩幕层24与间隙壁25加以保护，并以具有高蚀刻选择比的参数进行蚀刻，以避免栅极20中的导电层的复晶硅层22与金属硅化物层23暴露出来而与后续所形成的位元线接触之间发生短路。然而，困难的是，若考虑短路则顾不了开路，请参考图1E，一方面需将蚀刻选择比调降来将介层窗31a底部可能残留的介电层30蚀除，此举除了介层窗31a的宽度会扩大外，部分的硬罩幕层24与间隙壁25也会遭到蚀除而形成间隙壁25a，而使金属硅化物层23暴露出来，甚至复晶硅层22亦有可能也曝露出来。
请参考图1F，在栅极20的导电层的金属硅化物层23暴露出来的情况下，经由在介层窗31a内形成一阻障层40后，并填入一作为位元线接触的导电层50的步骤之后，作为位元线接触的导电层50便与栅极20的导电层的金属硅化物层23发生电性连结，即造成上述的字符线-位元线短路的缺陷。
在习知的作法上，亦会利用一过蚀刻(over etching)的方式来避免造成位元线接触开路缺陷，但由于在形成位元线接触窗制程上，一般是以氮化硅作为硬罩幕层24与间隙壁25及以氧化硅作为介电层30，如此介电层30对硬罩幕层24与间隙壁25的蚀刻选择比约为10左右。然而，如此低的蚀刻选择比在过蚀刻(over etching)时，亦会使得硬罩幕层24与间隙壁25遭到蚀除而使金属硅化物层23与复晶硅层22暴露出来，造成上述的字符线-位元线短路的缺陷。
因此，增加制程步骤以保护半导体表面免于造成上述问题是极为需要的。若是如此，则增加制程步骤而引发的生产成本及生产排程的问题是势在难免的。
发明内容
有鉴于此，本发明的目的在于提供一种形成位元线接触窗的方法，以避免因栅极电极间的间隙愈来愈小而无法将内层介电层(ILD)蚀刻完全的问题，借以避免位元线接触开路(contact open)的缺陷。
本发明的另一目的在于提供一种形成位元线接触窗的方法，避免因栅极电极间的间隙宽度愈来愈小，易引发位元线接触窗蚀刻时极易蚀通栅极导电层及金属硅化物层，借以避免字符线和位元线间的短路(short circuits)问题发生。
此外，有别于习知的干蚀刻制程于位元线接触窗，本发明的另一目的是借由湿蚀刻法来施行第一回位元线接触窗蚀刻制程，以达成减少栅极侧壁因干式蚀刻而漏失(loss)，借以避免字符线和位元线间的短路问题发生。
本发明的再一目的是借由一多晶硅间隔物以缩小位元线接触窗的微距(CD)，避免因湿蚀刻制程造成位元线接触窗顶部的微距过大，而影响后续制程的宽容度。
为达成上述目的，本发明提出一种接触窗开口的制造方法，以两回式(2steps)进行自行对准(SAC)位元线接触窗蚀刻以形成位元线接触窗，借以降低接触窗的深宽比(aspect ratio)。其主要步骤包括提供一基底，该基底具有复数的晶体管，而该晶体管包含一栅极及构成汲极与源极的掺杂区。形成一内衬层于上述硅基底与MOS晶体管上，形成一第一介电层于上述该内衬层上且填入该些MOS晶体管间。之后，形成一罩幕层于该内衬层及第一介电层上，其中该罩幕层具有一开口露出该掺杂区上的第一介电层。于该开口侧壁形成一间隔物；以该罩幕层及间隔物为罩幕，去除该暴露于掺杂区上的第一介电层及内衬层以形成一接触窗。于该接触窗中形成一导电插塞，并去除该罩幕层。形成一第二介电层于该内衬层及导电插塞上，蚀刻该第二介电层以形成一位元线接触窗露出该导电插塞。最后，形成一阻障层及一金属层填满该位元线接触窗，以作为一位元线接触插塞。
图1A-1F为一系列的剖面图，是显示一习知的位元线接触窗的制程方法如何导致上述的位元线接触开路或是字符线-位元线短路的缺陷。
图2A-2J为一系列的剖面图，是显示本发明较佳实施例中形成位元线接触窗方法的详细步骤。
符号说明10-基底；12-汲极区；14-源极区；20-栅极；21-栅极介电层；22-复晶硅层；23-金属硅化物层；24-硬罩幕层；25-栅极间隙壁；30-介电层；31、31a-介层窗；50-导电层；60-光阻层(罩幕层)；60a-图形化阻剂层开口。
100-基底；110-掺杂区(汲极区)；120a、120b、120c、120d-栅极；121-栅极介电层；122-复晶硅层；123-金属硅化物层；124-硬罩幕层；125-栅极间隙壁；126-内衬层；127-第一介电层；128-罩幕层；129-开口；130-间隔物；131-接触窗；132-导电插塞；133-第二介电层；134-阻障层；135-金属层；136-光阻层；137-位元线接触窗。
具体实施例方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下请参考图2A-2J，为一系列的剖面图，是显示本发明较佳实施例中形成位元线接触窗的方法。
请参考图2A，首先，提供一基底100，例如为单晶硅的基底，其中基底100具有晶体管的结构，在基底100的主动面上具有构成汲极与源极的掺杂区110；在掺杂区110之间具有凸出基底100表面的栅极120a-120d，栅极是一位元线，依据种种需求而通常具有多层结构，例如在图2A的栅极120a-120d中，由基底100的表面向上依序排列为一栅极介电层121例如为氧化层、一作为导电层的复晶硅层122、一作为导电层的金属硅化物层123例如为硅化钨层，以作为降低金属层与MOS组件各极的接触电阻，一硬罩幕层124例如为氮化硅层，栅极高度约为1800埃。上述复晶硅层及金属硅化物层两种材料所组成的结构又称为多晶硅化金属(polycide)。而在栅极120a-120d的侧壁有一例如为氮化硅所形成的栅极间隙壁125。其中上述栅极的结构仅是习知的栅极结构中的一例，非关本发明的特征，非为限制本发明范围的依据。
之后，请参考图2B，借由低压化学气相沉积法(LPCVD)顺应性沉积一厚度约100-130埃的内衬层126，例如氮化硅层于上述硅基底100与MOS晶体管上，其目的除了避免后续形成的内层介电层(ILD)中的BPSG层的硼磷掺质因后续的热制程而扩散到硅基底100中，影响到组件的特性之外，还可于蚀刻时更加保护侧壁。经内衬层126沉积后，两栅极之间的空隙(slit)宽度约为40nm左右。接下来，请参考图2C，借由电浆加强式化学气相沉积法(PECVD)沉积一厚度约1000-2000埃的第一介电层127，例如硼磷硅玻璃(boro-phosphosilicate glass；BPSG)的氧化硅层作为内层介电层(ILD)以填入该复数个MOS晶体管之间。之后进行一BPSG热流(flow)及借以化学机械研磨(CMP)方式将BPSG研磨停至栅极上的内衬层126表面，再以湿蚀刻方式，例如hot APM(NH4OH+H2O2+H2O)以1∶1∶1.5的比例，60-65℃的条件，将BPSG凹蚀(recess)至小于800埃的厚度。
然后，请参考图2D，以低压化学气相沉积法(LPCVD)沉积一厚度约300-500埃的罩幕层128，例如一多晶硅层于该内衬层126及第一介电层127上，再以涂布方式形成一例如光阻层136于该罩幕层128上，图案该光阻层，以定义出对应于掺杂区110的接触窗图案。后续，请参考图2E，以非等向性干蚀刻法蚀刻该罩幕层128使形成具有一开口129露出该掺杂区110上的第一介电层127。
接下来，请参考图2F，以低压化学气相沉积法(LPCVD)沉积一厚度约300-500埃之间隔层，例如一多晶硅层于上述罩幕层128及第一介电层127上，再以非等向性干蚀刻法蚀刻该间隔层使其于该开口129侧壁形成一间隔物130。此制程的目的为借由此多晶硅间隔物以缩小位元线接触窗顶部开口的微距(CD)，避免因后续湿蚀刻第一介电层时造成位元线接触窗的微距被撑得过大，而影响后续制程的宽容度。后续，请参考图2G，以该罩幕层128及间隔物130为罩幕，以等向性湿蚀刻方式施行第一回接触窗蚀刻制程将该暴露于该掺杂区110上的第一介电层127去除，之后，再以干式法将内衬层126蚀刻去除以形成一接触窗131。
请参考图2H，以低压化学气相沉积法(LPCVD)沉积形成一厚度约1000-1500埃的导电层，例如一多晶硅层填入该接触窗131中，且凹蚀该导电层并同时去除该罩幕层128以形成一导电插塞132。之后，请参考图2I，借由电浆加强式化学气相沉积法(PECVD)沉积一厚度约2000-4000埃的第二介电层133，例如四乙氧基硅烷(TEOS)的氧化硅层于该内衬层126及导电插塞132上，再以涂布方式形成一例如光阻层于该第二介电层133上，图案该光阻层，以定义出对应于掺杂区110的接触窗图案。借以非等向性干蚀刻法蚀刻该第二介电层133以施行第二回接触窗蚀刻制程，而形成一位元线接触窗137露出该导电插塞132。由于第二介电层133形成之前，已施行该第一回接触窗蚀刻制程，且形成一导电插塞132填满部分接触窗，故后续的第二介电层133沉积可因此而变薄，使接触窗的深宽比(aspect ratio)降低，也因此可改善位元线接触开路或字符线/位元线间的短路问题。
请参考图2J，最后，以溅镀法形成一厚度约100-200埃的阻障层134，例如Ti/TiN层及借由低压化学气相沉积法(LPCVD)沉积一厚度约2500-3500埃的金属层135，例如钨金属层填满该位元线接触窗，以作为一位元线接触插塞。
权利要求
1.一种形成位元线接触窗的方法，包括下列步骤提供一半导体硅基底，包含有复数个相邻的MOS晶体管，而该晶体管包含一栅极及构成汲极与源极的掺杂区；顺应性形成一内衬层于上述硅基底与MOS晶体管上；坦覆性形成一第一介电层于上述该内衬层上且填入该些MOS晶体管间；形成一多晶硅层于该内衬层及第一介电层上，其中该多晶硅层具有一开口露出该掺杂区上的第一介电层；形成一间隔层于该多晶硅层及第一介电层，并填入该开口；蚀刻部分该间隔层，于该开口侧壁形成一间隔物；以该罩幕层及间隔物为蚀刻罩幕，蚀刻去除该暴露于掺杂区上的第一介电层及内衬层以形成一接触窗；形成一导电层填入该接触窗中，且凹蚀该导电层使其于该接触窗中形成一导电插塞，并去除该多晶硅层；形成一第二介电层于该内衬层及导电插塞上；蚀刻该第二介电层以形成一位元线接触窗露出该导电插塞；以及形成一阻障层及一金属层填满该位元线接触窗，以作为一位元线接触插塞。
2.根据权利要求1所述的形成位元线接触窗的方法，其中该栅极结构由基底表面向上依序包括一闸介电层、一复晶硅闸电极、一硅化钛层以及一氮化物层。
3.根据权利要求1所述的形成位元线接触窗的方法，其中该第一内衬层为一氮化硅层。
4.根据权利要求1所述的形成位元线接触窗的方法，其中该第一介电层为一硼磷硅玻璃(BPSG)层。
5.根据权利要求1所述的形成位元线接触窗的方法，其中凹蚀该第一介电层是一等向性湿蚀刻法。
6.根据权利要求1所述的形成位元线接触窗的方法，其中该第一导电层为一多晶硅层。
7.根据权利要求1所述的形成位元线接触窗的方法，其中该第一导电层是以低压化学气相沉积法(LPCVD)形成。
8.根据权利要求1所述的形成位元线接触窗的方法，其中该第二内衬层是一多晶硅层。
9.根据权利要求8所述的形成位元线接触窗的方法，其中该第二内衬层更包括一氮化硅层。
10.根据权利要求1所述的形成位元线接触窗的方法，其中去除掺杂区上的第一介电层以形成一开口是一等向性湿蚀刻法。
11.根据权利要求1所述的形成位元线接触窗的方法，其中该第二导电层为一多晶硅层。
12.根据权利要求1所述的形成位元线接触窗的方法，其中该第二介电层为一四乙氧基硅烷(TEOS)层。
13.一种形成位元线接触窗的方法，包括下列步骤提供一半导体基底，包含有复数个相邻的MOS晶体管，而该晶体管包含一栅极及构成汲极与源极的掺杂区；形成一内衬层于上述基底与MOS晶体管上；形成一第一介电层填入该些MOS晶体管间；形成一罩幕层于该内衬层及第一介电层上，其中该罩幕层具有一开口露出该掺杂区上的第一介电层；于该开口侧壁形成一间隔物；以该罩幕层及间隔物为蚀刻罩幕，去除该暴露的第一介电层及内衬层以形成一接触窗；于该接触窗中形成一导电插塞，并去除该罩幕层；形成一第二介电层于该内衬层及导电插塞上；蚀刻该第二介电层以形成一位元线接触窗露出该导电插塞；以及形成一阻障层及一金属层填满该位元线接触窗，以作为一位元线接触插塞。
14.根据权利要求13所述的形成位元线接触窗的方法，其中该栅极结构由基底表面向上依序包括一闸介电层、一复晶硅闸电极、一硅化钛层以及一氮化物层。
15.根据权利要求13所述的形成位元线接触窗的方法，其中该第一内衬层为一氮化硅层。
16.根据权利要求13所述的形成位元线接触窗的方法，其中该第一介电层为一硼磷硅玻璃(BPSG)层。
17.根据权利要求13所述的形成位元线接触窗的方法，其中凹蚀该第一介电层是一等向性湿蚀刻法。
18.根据权利要求13所述的形成位元线接触窗的方法，其中该第一导电层为一多晶硅层。
19.根据权利要求13所述的形成位元线接触窗的方法，其中该第一导电层是以低压化学气相沉积法(LPCVD)形成。
20.根据权利要求13所述的形成位元线接触窗的方法，其中该第二内衬层是一多晶硅层。
21.根据权利要求20所述的形成位元线接触窗的方法，其中该第二内衬层更包括一氮化硅层。
22.根据权利要求13所述的形成位元线接触窗的方法，其中去除掺杂区上的第一介电层以形成一开口是一等向性湿蚀刻法。
23.根据权利要求13所述的形成位元线接触窗的方法，其中该第二导电层为一多晶硅层。
24.根据权利要求13所述的形成位元线接触窗的方法，其中该第二介电层为一四乙氧基硅烷(TEOS)层。
全文摘要
本发明揭露一种形成位元线接触窗的方法，至少包括下列步骤提供一基底，该基底含有复数个晶体管，而该晶体管包含一栅极及构成汲极与源极的掺杂区。形成一第一介电层于上述基底表面。形成一第二介电层于该第一介电层上。去除欲形成位元线接触窗区域的第二介电层及部分第一介电层。形成一保护层于第二介电层及部分栅极、第一介电层上。离子掺杂第二介电层与门极上的保护层并去除未被离子掺杂的保护层。去除栅极间欲形成位元线接触窗的掺杂区表面上的第一介电层以形成一位元线接触窗。最后，填满一导电层于位元线接触窗内作为一位元线接触插塞。
文档编号H01L21/768GK1627497SQ20031011943
公开日2005年6月15日 申请日期2003年12月10日 优先权日2003年12月10日
发明者陈逸男 申请人:南亚科技股份有限公司