专利名称：设有浪涌保护电路的半导体装置的制作方法
技术领域：
本发明涉及半导体装置，具体涉及设有浪涌保护电路的半导体装置。
背景技术：
作为因瞬间增大的电流或电压(浪涌)而对汽车、马达、荧光显示、音频设备等或由晶体管元件等构成的IC(Integrated Circuit)提供保护的浪涌保护电路，有各种各样的方案。由一个二极管和一个npn晶体管构成的浪涌保护电路，作为以最简单结构得到的浪涌保护电路而为人所知。由一个二极管和一个npn晶体管构成的传统的浪涌保护电路，具有如下的结构。
在由一个二极管和一个npn晶体管构成的传统的浪涌保护电路中，二极管的阴极包含由场氧化膜电隔离的半导体衬底的主表面上形成的高浓度的第一n+扩散层。该第一n+扩散层与在半导体衬底上形成的导电层相接触，从而与信号输入端子电连接。二极管的阳极包含p型扩散层和在p型扩散层内形成的p+扩散层。该p+扩散层与成为阴极的n+扩散层直接相接。
npn晶体管的集电极包含上述第一n+扩散层、埋入n+扩散层以及在半导体衬底内形成的n-外延层。npn晶体管的基极包含n-外延层内形成的p型扩散层。npn晶体管的发射极包含p型扩散层内形成的第二n+扩散层。
上述第一n+扩散层包含在晶体管的阴极区内，并且包含在npn晶体管的集电区内。p型扩散层包含在二极管的阳极区内，并且包含在npn晶体管的基区内。
接着，就上述传统的浪涌保护电路的操作进行说明。若对信号输入端子施加浪涌电压，则对上述第一n+扩散层施加浪涌电压，二极管的反向电压上升。当该反向电压超过一定值时二极管会齐纳击穿，流过从二极管的阴极到阳极的电流。由于该阳极区包含的p型扩散层也是npn晶体管的基区，所以，该电流成为npn晶体管的基极电流。因此，由于npn晶体管的导通，施加在信号输入端子上的浪涌的电荷由npn晶体管的发射极放电。
除上述以外，例如还有日本专利申请特开平5-206385号公报与特开昭56-19657号公报所公开的浪涌保护电路。
在设有上述结构的浪涌保护电路中，为了降低成为二极管的阴极区的第一n+扩散层和上述导电层间的接触电阻，以高浓度形成第一n+扩散层。若与该第一n+扩散层相接的部分的阳极区的浓度较低，则在二极管被击穿时，在第一n+扩散层和阳极(p型扩散层)间的pn结的耗尽层中的电子，被与第一n+扩散层邻接的场氧化膜捕获。在这种情况下，产生pn结的耗尽层扩大，且二极管的击穿电压上升的问题。因此，需要在与成为阳极的p型扩散层内的第一n+扩散层相接的部分上，通过形成高浓度的p+扩散层使来自第一n+扩散层的电子顺畅地流入阳极(p型扩散层)。就是说，必须使构成发生齐纳击穿的pn结的阳极区和阴极区均以高浓度形成。
但是，若构成发生齐纳击穿的pn结的阳极区和阴极区均以高浓度形成，则阳极区和阴极区之间的pn结的耗尽层宽度就会变得极窄。结果，产生在低于击穿电压的电压下有电流流过浪涌保护电路的现象(电流的泄漏)，致使浪涌保护电路不能正常工作。
发明内容
本发明的目的在于提供设有无电流泄漏且正常工作的浪涌保护电路的半导体装置。
本发明的半导体装置是设有与信号输入端子电连接且包含二极管和晶体管的浪涌保护电路的半导体装置，其中设有含有主表面的半导体衬底；在半导体衬底的主表面上形成的场氧化膜；以及在半导体衬底的主表面上形成的、与信号输入端子电连接的第一导电层。二极管的阴极包括第一阴极区和第二阴极区，第一阴极区与第一导电层电连接，在半导体衬底的主表面上形成，第二阴极区与二极管的阳极区构成发生齐纳击穿的pn结，该发生齐纳击穿的pn结与场氧化膜相离。
本发明的半导体装置中，与第一导电层电连接的第一阴极区和构成发生齐纳击穿的pn结的第二阴极区分开形成。因此，通过提高第一阴极区的杂质浓度，能够降低与第一导电层间的接触电阻。并且，通过降低阳极区和第二阴极区的杂质浓度，可防止电流的泄漏。另外，由于发生齐纳击穿的阳极区和第二阴极区间的pn结与场氧化膜相离，在阳极区和阴极区间的pn结的耗尽层中的电子被场氧化膜捕获，从而能够解决pn结的耗尽层扩大，且二极管的击穿电压上升的问题。因此，能够获得设有无电流泄漏且正常工作的浪涌保护电路的半导体装置。
图1是表示本发明实施例1的浪涌保护电路的电路图。
图2是概略表示本发明实施例1的设有浪涌保护电路的半导体装置结构的平面图。
图3是沿图2的III-III线的剖视图。
图4A表示设有传统的浪涌保护电路的半导体装置的电流/电压特性。图4B表示本发明实施例1的设有浪涌保护电路的半导体装置的电流/电压特性。
图5是概略表示本发明实施例2的设有浪涌保护电路的半导体装置结构的平面图。
图6是沿图5的VI-VI线的剖视图。
图7是概略表示本发明实施例3的设有浪涌保护电路的半导体装置结构的剖视图。
图8是概略表示本发明实施例4的设有浪涌保护电路的半导体装置结构的平面图。
图9是沿图8的IX-IX线的剖视图。
图10是概略表示本发明实施例5的设有浪涌保护电路的半导体装置结构的平面图。
图11是沿图10的XI-XI线的剖视图。
图12是概略表示本发明实施例6的设有浪涌保护电路的半导体装置结构的平面图。
图13是沿图12的XIII-XIII线的剖视图。
图14是示意表示本发明实施例4的设有浪涌保护电路的半导体装置中的电流流向的剖视图。
图15是示意表示本发明实施例6的设有浪涌保护电路的半导体装置中的电流流向的剖视图。
图16表示本发明实施例4的半导体装置中发射区正下方深度方向的浓度分布与发射区正下方深度方向的电场强度之间关系的模拟结果。
图17表示本发明实施例6的半导体装置中发射区正下方浓度分布与发射区正下方深度方向的电场强度之间关系的模拟结果。
图18是概略表示本发明实施例7的设有浪涌保护电路的半导体装置结构的剖视图。
图19是概略表示本发明实施例8的设有浪涌保护电路的半导体装置结构的剖视图。
图20表示本发明实施例8的半导体装置中发射区正下方深度方向的浓度分布与发射区正下方深度方向的电场强度之间关系的模拟结果。
图21是概略表示本发明实施例9的设有浪涌保护电路的半导体装置结构的剖视图。
图22是概略表示本发明实施例10的设有浪涌保护电路的半导体装置结构的平面图。
图23是沿图22的XXIII-XXIII线的剖视图。
图24表示本发明实施例10的半导体装置中发射区正下方深度方向的浓度分布与发射区正下方的电子密度的电场分布之间关系的模拟结果。
图25表示对本发明实施例10的半导体装置施加的电压和流过半导体装置的电流密度之间关系的模拟结果。
图26表示对半导体装置施加的电压和流过半导体装置的电流密度之间关系的模拟结果。
图27是概略表示本发明实施例11的设有浪涌保护电路的半导体装置结构的剖视图。
具体实施例方式
以下，参照附图就本发明的实施方式进行说明。
实施例1参照图1，浪涌保护电路31包括二极管22和npn晶体管23。二极管22的阴极与npn晶体管23的集电极，和信号输入端子21与装置部分25电连接。二极管22的阳极和npn晶体管23的基极相互电连接。npn晶体管23的发射极与接地电位24电连接。
接着，就本实施例的设有浪涌保护电路的半导体装置的结构进行说明。
参照图2与图3，在半导体装置51中，例如由单晶硅构成的半导体衬底41的下方形成p-区1。在p-区1上通过注入扩散而形成n+扩散层2。在该n+扩散层2上形成n-外延层4。在p-区1上形成p+扩散层3a和p型扩散层6a来包围该n-外延层4周围，在p型扩散层6a内形成p+扩散层9。在n+扩散层2与n-外延层4内，通过注入扩散而形成p+扩散层3b。并且，在半导体衬底41的表面上，形成用以电隔离半导体衬底的各区域的场氧化膜7。所谓场氧化膜7是指用LOCOS(LocalOxidation of Silicon硅的局部氧化)法形成的氧化硅膜。p+扩散层9、n+扩散层8a、n+扩散层8b及n+扩散层8c，各由场氧化膜7电隔离。
在该n+扩散层2与n-外延层4内，形成构成浪涌保护电路的二极管22和npn晶体管23。二极管22包含阳极区和阴极区。npn晶体管23包含发射区、基区及集电区。
在二极管22中，阳极区由在n型扩散层5内形成的p型扩散层6b构成。n型扩散层5形成在n-外延层4内。阴极区由在n-外延层4内形成的n+扩散层8c(第一阴极区)、n-外延层4、n型扩散层5以及在n型扩散层5与p型扩散层6b内形成的n+扩散层8b(第二阴极区)构成。
在npn晶体管23中，集电区由在n-外延层4内形成的n+扩散层8c、n-外延层4及n+扩散层2构成。基区由在n-外延层4内形成的p型扩散层6c构成。发射区由在p型扩散层6c内形成的n+扩散层8a构成。
在本实施例中，发生齐纳击穿的pn结由p型扩散层6b和n+扩散层8b构成。本例中，形成n+扩散层8b，将p型扩散层6b的上面覆盖。从上往下看半导体衬底41时(图2)的n+扩散层8b的外围部分，与n型扩散层5电连接。并且，形成n型扩散层5，将p型扩散层6b的侧面覆盖。从而，由n+扩散层8b与n型扩散层5构成的阴极区以四方柱状形成，并在该四方柱的内部形成作为阳极区的p型扩散层6b。因此，发生齐纳击穿的pn结(由p型扩散层6b和n+扩散层8b构成的pn结)形成在该四方柱的内部，并与场氧化膜7相离。
n型扩散层5，例如以约1012个/cm2的注入量向n-外延层4注入P(磷)来形成。p型扩散层6a～6c，例如以约1013个/cm2的注入量向n-外延层4注入B(硼)来形成。n+扩散层8a～8c，在n-外延层4、n型扩散层5与p型扩散层6b及p型扩散层6c的表面上，例如以约1015个/cm2的注入量注入As(砷)来形成。p+扩散层9，在p型扩散层6a的表面上，例如以约1015个/cm2的注入量注入B或BF2来形成。
在半导体衬底41的主表面上形成层间绝缘膜10，将半导体衬底41表面覆盖。在层间绝缘膜10上形成各接触孔11a～11c。在层间绝缘膜10上，例如形成由引入杂质的多晶硅(以下，称为掺杂多晶硅)构成的布线12a、12b，以通过接触孔11a～11c的各接触孔与上述各区域电连接。从而，p+扩散层9和n+扩散层8a电连接。布线12b(第一导电层)和信号输入端子21(图1)与装置部分25(图1)电连接。
接着，就本实施例的浪涌保护电路的操作进行说明。
参照图1～图3，若浪涌电压加在信号输入端子21上，则对n+扩散层8b施加浪涌电压，二极管22阳极和阴极间的反向电压上升。从而，二极管22齐纳击穿，电流从n+扩散层8b流到p型扩散层6b。从该p型扩散层6b到npn晶体管23的基区的p型扩散层6a有电流流过，npn晶体管23导通。npn晶体管23一旦导通，由于从n-外延层4到n+扩散层8a的流过电流，加在信号输入端子21的浪涌电压对接地电位24的布线12a释放。从而，能够防止浪涌电压加到装置部分25。
在本实施例中，二极管22的阴极区由n+扩散层8c、n-外延层4、n型扩散层5及n+扩散层8b构成。其中，与布线12b电连接的n+扩散层8c和构成发生齐纳击穿的pn结的n+扩散层8b，在不同的区域上构成。因此，通过提高n+扩散层8c的杂质浓度，可降低与布线12b的接触电阻。并且，通过降低p型扩散层6b和n+扩散层8b的杂质浓度，可防止电流的泄漏。由于发生齐纳击穿的p型扩散层6b和n+扩散层8b间的pn结与场氧化膜7相离，在阳极区和阴极区间的pn结的耗尽层中存在的电子被场氧化膜7捕获，从而解决pn结的耗尽层扩大且二极管22的击穿电压上升的问题。因此，可获得设有无电流泄漏且正常工作的浪涌保护电路的半导体装置51。
本发明人进行了以下的确认上述的效果的实验。
具体而言，比较设有传统的浪涌保护电路的半导体装置的电流/电压特性和设有本实施例的浪涌保护电路的半导体装置的电流/电压特性。在图4A、图4B中，对流入npn晶体管23(图1)的电流以对数表示。电压表示假设接地电位24(图1)的电位为0时的信号输入端子21(图1)的电位。并且，V1表示二极管22(图1)的击穿电压。
由此结果可知，在传统的浪涌保护电路中，电压在V1以下时也有电流流过。其原因在于二极管22的电流泄漏。另一方面，在本发明中，电压在V1以下时仅仅流过10-12A数量级的电流。而电压成为V1以上时急剧地流过大电流。因此，本发明实施例1的设有浪涌保护电路的半导体装置，无电流泄漏且正常工作。
并且，在本实施例中，浪涌保护电路31形成为其二极管22的阴极和晶体管23的集电极与信号输入端子21电连接，且二极管22的阳极和晶体管23的基极以相同的导电型形成，且彼此电连接。
由于电路构成为确保二极管22先于晶体管23被击穿，所以，由二极管22的击穿来确保晶体管23导通，从而，确保对信号输入端子21施加的浪涌电压被释放，因此，能够实现可防止误操作并能实现正常工作的浪涌保护电路31。
在本实施例中，形成作为构成发生齐纳击穿的pn结的阴极区的n+扩散层8b，将作为阳极区的p型扩散层6b的上面覆盖。
从而，能够容易制造发生齐纳击穿的pn结与场氧化膜7相离的结构。因此，能够容易防止发生齐纳击穿的pn结的耗尽层中的电子被场氧化膜7捕获，以及因耗尽层宽度的扩大导致的二极管22的击穿电压的上升。
另外，在本实施例中，描述了形成作为构成发生齐纳击穿的pn结的阴极区的n+扩散层8b，将作为阳极区的p型扩散层6b的上面覆盖，但本发明并不限于这种情况，也能形成构成发生齐纳击穿的pn结的阴极区，将作为阳极区的p型扩散层6b的侧面覆盖。
实施例2参照图5与图6，在本实施例中，在n-外延层4内形成n+扩散层13a，将n+扩散层8c包围。n+扩散层13a通过在n-外延层4内例如将磷玻璃注入扩散来形成，注入扩散深度达到n+扩散层2。从而，npn晶体管23的集电区，由n+扩散层8c、n+扩散层13a、n+扩散层2及n-外延层4构成。n+扩散层13a的杂质浓度高于n-外延层4。
除此以外的结构，与图1～图3所示的实施例1的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在本实施例的设有浪涌保护电路的半导体装置中，npn晶体管23的集电区还由n+扩散层13a构成。由于n+扩散层的杂质浓度高于n-外延层，集电区的电阻(集电极电阻)较小。因此，能够提高晶体管的工作速度，使浪涌保护电路即使在高频浪涌下也能工作。下面对此进行说明。
晶体管的工作速度，其基区上的少数载流子的渡越时间τB越短就越快。由下式表示基区的少数载流子的渡越时间τB。
τB＝QB/IC(1)这里，QB表示注入基区的少数载流子的电荷、IC表示集电极电流、τB表示基区上的少数载流子的渡越时间。参照式1，集电极电流IC增大时少数载流子的渡越时间τB变短。在本实施例中，通过形成n+扩散层来减小集电极电阻，因此，集电极电流IC变大。结果，基区上的少数载流子的渡越时间τB变短，能够提高晶体管的工作速度，使浪涌保护电路即使在高频浪涌下也能工作。
实施例3如图7所示，在本实施例中，在p型扩散层6a的图中右侧的n-外延层4内也形成n+扩散层13b。n+扩散层13b与n+扩散层13a以同样的方法形成。从而，npn晶体管23的集电区由n+扩散层8c、n+扩散层13a、n+扩散层2、n+扩散层13b及n-外延层4构成。
除此以外的结构，与图6所示的实施例2的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在本实施例的设有浪涌保护电路的半导体装置中，npn晶体管23的集电区还由n+扩散层13b构成。由于n+扩散层的杂质浓度大于n-外延层，故集电极电阻较小。因此，能够进一步提高晶体管的工作速度，使浪涌保护电路对于高频率的浪涌也能工作。
实施例4参照图8与图9，在本实施例中二极管22构成如下。
即，在二极管22中，阴极区由在n-外延层4内形成的n+扩散层8c(第一阴极区)、n-外延层4及在n-外延层4内形成的n型扩散层5(第二阴极区)构成。阳极区由在n-外延层4内形成的p型扩散层6c和在n型扩散层5与p型扩散层6c内形成的p+扩散层9a构成。还有，不形成p+扩散层3b、p型扩散层6b及n+扩散层8b。
在本实施例中，发生齐纳击穿的pn结由p+扩散层9a和n型扩散层5构成。这里，形成p+扩散层9a，将n型扩散层5的上面覆盖。由上往下看半导体衬底41(图8)，p+扩散层9a的外围部分与p型扩散层6c电连接。并且，形成p型扩散层6c，将n型扩散层5的侧面包围。从而，由p+扩散层9a与p型扩散层6c构成的阳极区成为四方柱状，在该四方柱内部形成作为阴极区的n型扩散层5。因此，发生齐纳击穿的pn结(由p+扩散层9a和n型扩散层5构成的pn结)在该四方柱内部形成，并与场氧化膜7相离。
除此以外的结构，与图1～图3所示的实施例1的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在本实施例的设有浪涌保护电路的半导体装置中，形成作为构成发生齐纳击穿的pn结的阳极区的p+扩散层9a，将作为阴极区的n型扩散层5的上面覆盖。
从而，能够容易制造发生齐纳击穿的pn结与场氧化膜7相离的结构。因此，在发生齐纳击穿的pn结的耗尽层中的电子被场氧化膜7捕获，能够容易防止因耗尽层宽度的扩大导致的二极管22的击穿电压的上升。
在本实施例中，描述了形成作为构成发生齐纳击穿的pn结的阳极区的p+扩散层9a，将作为阴极区的n型扩散层5的上面覆盖，但本发明并不限于这种情况，也能形成构成发生齐纳击穿的pn结的阳极区，将作为阴极区的n型扩散层5的侧面覆盖。
实施例5参照图10与图11，在本实施例中二极管22构成如下。
即，在二极管22中，阳极区由在n-外延层4内形成的p+扩散层3b和在n-外延层4内形成的p型扩散层6c构成。阴极区由在n-外延层4内形成的n+扩散层8c(第一阴极区)和在n-外延层4及n+扩散层2(第二阴极区)构成。与p+扩散层3b相接触地，在n-外延层4内广泛形成p型扩散层6c。还有，不形成n型扩散层5和p型扩散层6b。
在本实施例中，发生齐纳击穿的pn结，由p+扩散层3b和n+扩散层2构成。p+扩散层3b和n+扩散层2共同在n-外延层4的内部(图11中下方)形成，发生齐纳击穿的pn结与场氧化膜7相离。
除此以外的结构，与图1～图3所示的实施例1的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在本实施例中，发生齐纳击穿的pn结，同时由作为高杂质浓度区的p+扩散层3b和n+扩散层2构成。但是，基于以下的理由，pn结部分的p+扩散层3b的杂质浓度局部降低。
就是说，p+扩散层3b，例如以约1014个/cm2的注入量向p-区1注入B，例如通过进行1150℃的热处理来形成。n+扩散层2，例如以约1015个/cm2的注入量向p-区1注入Sb(锑)，例如通过进行1180℃的热处理来形成。此时，由于Sb的扩散系数小于B，由Sb的扩散，在p-区1附近形成n+扩散层2。另一方面，由于B的扩散系数大于Sb，由B的扩散，在比n+扩散层2更接近半导体衬底41表面的区域(图11中的上方)上形成p+扩散层3b。在这样形成的p+扩散层3b中，在p+扩散层3b内部也产生杂质浓度差。就是说，在p+扩散层3b内部接近半导体衬底41表面的部分(图11中的上方)上，B的杂质浓度局部地变高。另一方面，在与n+扩散层2的pn结部分上，B的杂质浓度局部地变低，因此，pn结的耗尽层宽度变宽。从而，得到设有无电流泄漏且正常工作的浪涌保护电路的半导体装置。
在本实施例中，构成发生齐纳击穿的pn结的p+扩散层3b和n+扩散层2，共同在半导体衬底41内形成的n-外延层4的内部形成。由于发生齐纳击穿的pn结在半导体衬底41的内部(图11中的下方)形成，能够高效率地将在浪涌保护电路31中产生的热向半导体衬底41释放。
实施例6参照图12与图13，在本实施例中npn晶体管23构成如下。
即，在npn晶体管23中，集电区由n-外延层4内形成的n+扩散层8c、n-外延层4和n+扩散层2(第一埋入层)构成。基区由n-外延层4内形成的p+扩散层3b(第二埋入层)和在n-外延层4内形成的p型扩散层6c构成。发射区由p型扩散层6c内形成的n+扩散层8a构成。n+扩散层2和p+扩散层3b邻接。
除此以外的结构与图8和图9所示的实施例4的结构大致相同，因此，对相同构成要素采用相同的符号，省略其说明。
在设有本实施例的浪涌保护电路的半导体装置51中，若因浪涌电压导致晶体管22发生齐纳击穿，则如下述在npn晶体管23中流过电流。即，在集电区从n+扩散层8c经过n-外延层4流入n+扩散层2的电流，经由p+扩散层3b与p型扩散层6c流向n+扩散层8a。换言之，在npn晶体管23中，n+扩散层2和p+扩散层3b邻接，并由n+扩散层2和p+扩散层3b形成集电极和基极之间的接合部分。如此，能够将其杂质浓度高于n-外延层4的n+扩散层2作为与基极之间的接合部分。
在设有本实施例的浪涌保护电路的半导体装置51中，在npn晶体管23的集电区设有半导体衬底内形成的n-外延层4和在n-外延层4内形成的n+扩散层2，npn晶体管23的基极含有n-外延层4内形成的p+扩散层3b。n+扩散层2的杂质浓度高于n-外延层4，且与p+扩散层3b邻接。
由于杂质浓度高于n-外延层4的n+扩散层2成为与基极之间的接合部分，容易地在集电区和基区之间的接合面上集中电流。结果，使电流容易从集电区流向基区，能够释放更大的电流。
如图14所示，在实施例4的半导体装置中，n-外延层4成为与基区之间的接合部分。由于n-外延层4的电阻高于n+扩散层2，在集电区内比本实施例的半导体装置更易集中电流(电流密度容易变高)，在集电区内存在使电流不易流过的部位。另一方面，如图15所示，本实施例的半导体装置中，由于杂质浓度高于n-外延层4的n+扩散层2成为与基区之间的接合部分，在集电区内不使电流集中(电流密度不会变高)，在集电区上电流容易流过。
为了确认上述效果，本发明人分别对本发明实施例4的半导体装置和本实施例的半导体装置中因电流形成的在发射区正下方深度方向的电场强度进行了模拟。
在图16与图17中示出在流过半导体装置51的电流的电流密度分别为10μA/μm、10mA/μm时的电场强度的模拟结果。还有，在图16与图17中，A表示的区域为形成了n+扩散层8a的区域；B表示的区域为形成了p型扩散层6c的区域；C表示的区域为形成了n-外延层4的区域；D表示的区域为形成了n+扩散层2的区域；E表示的区域为形成了p+扩散层3b的区域。
如图16所示，当电流密度为10μA/μm时，在n+扩散层2内约6.8μm深度的电场强度绝对值成为最大。由于电场强度绝对值大的部位是因电流集中而不易流动的部位，由此结果可知尤其在流入半导体装置的电流大时，在n+扩散层2内存在电流不易流过的部位。
另一方面，如图17所示，在电流密度为10μA/μm、10mA/μm中任意场合时，p+扩散层3b和n+扩散层2之间的接合面附近约7.0μm深度的电场强度的绝对值均成为最大值。由此可知，在本实施例的半导体装置51中，n+扩散层2内电流容易流过。
实施例7
如图18所示，在本实施例中，在n-外延层4内形成n+扩散层13a，将n+扩散层8c包围。n+扩散层13a通过在n-外延层4内例如将磷玻璃注入并扩散来形成，注入扩散深度达到n+扩散层2。如此，npn晶体管23的集电区由n+扩散层8c、n+扩散层13a、n+扩散层2及n-外延层4构成。n+扩散层13a的杂质浓度高于n-外延层4。
除此以外的结构与图12与图13所示的实施例6的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在设有本实施例的浪涌保护电路的半导体装置51中，npn晶体管23的集电区还由n+扩散层13a构成。由于n+扩散层的杂质浓度高于n-外延层，集电区的电阻(集电极电阻)小。因此，能够提高晶体管的工作速度，使浪涌保护电路即使在高频浪涌下也能工作。
实施例8如图19所示，在本实施例中，在位于n+扩散层8a正下方的p+扩散层3b的一部分上形成凹陷部分14a。凹陷部分14a与n+扩散层2邻接，n+扩散层2陷入凹陷部分14a。该凹陷部分14a通过在为形成p+扩散层3b而对n+扩散层2与n-外延层4注入杂质时，使凹陷部分14a内不注入杂质地形成p+扩散层3b而形成。由于这样形成凹陷部分14a，p+扩散层3b在凹陷部分14a的外围形成p型杂质浓度局部低的低浓度区14b。
除此以外的结构与图12与图13所示的实施例6的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在设有本实施例的浪涌保护电路的半导体装置51中，p+扩散层3b在与n-外延层邻接的部分上设有杂质浓度相对低的低浓度区14b。
从而，能够通过形成的低浓度区14b的大小来调节与集电极相接触的基区的电阻。通过调节基区的电阻能够调节流过半导体装置的电流的大小。
为确认上述效果，本发明人对在本实施例的半导体装置51中因电流形成的在发射区正下方的电场强度进行了模拟。
图20中示出在流过半导体装置51的电流的电流密度分别为10μA/μm，10mA/μm时的电场强度的模拟结果。图20中，A表示的区域为形成了n+扩散层8a的区域；B表示的区域为形成了p型扩散层6c的区域；D表示的区域为形成了n+扩散层2的区域；E表示的区域为形成了p+扩散层3b的区域。
如图20所示，当电流密度为10μA/μm时，其电场强度的宽度大于图17所示的实施例6的模拟结果。由于电场强度的宽度越大其电流不易流过的区域越大，由此结果可知尤其在流过半导体装置的电流小时，能够通过低浓度区14b来调节流入半导体装置的电流的大小。
实施例9如图21所示，在本实施例中，在n-外延层4内形成n+扩散层13a，将n+扩散层8c包围。n+扩散层13a通过在n-外延层4内例如将磷玻璃注入并扩散来形成，注入扩散深度达到n+扩散层2。如此，npn晶体管23的集电区由n+扩散层8c、n+扩散层13a、n+扩散层2及n-外延层4构成。n+扩散层13a的杂质浓度高于n-外延层4。
除此以外的结构与图19所示的实施例8的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在设有本实施例的浪涌保护电路的半导体装置51中，npn晶体管23的集电区还由n+扩散层13a构成。由于n+扩散层的杂质浓度高于n-外延层，集电区的电阻(集电极电阻)小。因此，能够提高晶体管的工作速度，使浪涌保护电路即使在高频浪涌下也能工作。
实施例10参照图22与图23，在本实施例中，构成npn晶体管23的发射区的n+扩散层8a的形状与实施例6的不同。具体地说，在p型扩散层6c内形成两个p+扩散层9b，将n+扩散层8a隔断为三个。各p+扩散层9b具有例如在图23中纵向延伸的长方形的平面形状。n+扩散层8a与p+扩散层9b均与布线12a(第二导电层)电连接。并且，npn晶体管23的基区由n-外延层4内形成的p+扩散层3b，在n-外延层4内形成的p型扩散层6c，以及在p型扩散层6c内形成的p+扩散层9b构成。
除此以外的结构与图12与图13所示的实施例6的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在设有本实施例的浪涌保护电路的半导体装置51中，作为npn晶体管23的基区的p+扩散层9b和作为发射区的n+扩散层8a均与布线12a电连接。
从而，由于流过作为基区的p型扩散层6c的电流通过p+扩散层9b后流入布线12a，p型扩散层6c的电子密度下降，电流不易从npn晶体管23的集电区流入发射区。因此，通过调节p+扩散层9b的大小能够调节流过半导体装置的电流的大小。
为确认上述效果，本发明人对在本实施例的半导体装置51中发射区正下方深度方向的电子密度进行了模拟。
图24中，A表示的区域为形成了n+扩散层8a的区域；B表示的区域为形成了p型扩散层6c的区域；D表示的区域为形成了n+扩散层2的区域；E表示的区域为形成了p+扩散层3b的区域。
如图24所示，在从p+扩散层3b内约6.2μm的深度到p+扩散层3b和n+扩散层2之间的接合面附近约7.0μm深度的范围内，电子密度大幅下降。由此可知，流过p型扩散层6c的电流通过p+扩散层9b后流入布线12a。
本发明人在本实施例的半导体装置51中使p+扩散层9b(隔条(slit))数改变，对不同隔条数时加在半导体装置的电压和流过半导体装置的电流之间的关系进行了模拟。
参照图25，当电流密度在1×10-4A/μm以上时，随着隔条数的增多(p+扩散层9b的大小变大)，流过半导体装置的电流变大。由该结果可知尤其在流过半导体装置的电流大时，能够通过在p型扩散层6c内形成的p+扩散层9b(隔条)的数量调节流过半导体装置的电流的大小。
本发明人还对本实施例4、6、8及10的各半导体装置中加在半导体装置的电压和流过半导体装置的电流之间的关系进行了模拟。
参照图26，在实施例6的半导体装置中，当电流密度为1×10-4A/μm时电压约为11.0V。而在实施例4的半导体装置中，当电流密度为1×10-4A/μm时电压约为26.0V。由该结果可知与实施例4的半导体装置相比，实施例6的半导体装置中特别在流过半导体装置的电流大时，电流更易流过。在实施例8的半导体装置中，当电流密度为1×10-10A/μm时电压约为26.0V。而在实施例6的半导体装置中，当电流密度为1×10-10A/μm时电压约为16.0V。由该结果可知与实施例6的半导体装置相比，实施例8的半导体装置中特别在流过半导体装置的电流小时，电流更易流过，且能够调节流过电流的大小。在实施例10的半导体装置中，当电流密度为1×10-7A/μm时电压约为32.0V。而在实施例6的半导体装置中，当电流密度为1×10-7A/μm时电压约为11.0V。由该结果可知与实施例6的半导体装置相比，实施例10的半导体装置中特别在流过半导体装置的电流大时，电流更不易流过，且能够调节流过电流的大小。
实施例11如图27所示，在本实施例中，在n-外延层4内形成n+扩散层13a，将n+扩散层8c包围。n+扩散层13a通过在n-外延层4内例如将磷玻璃注入并扩散来形成，注入扩散深度达到n+扩散层2。如此，npn晶体管23的集电区由n+扩散层8c、n+扩散层13a、n+扩散层2及n-外延层4构成。n+扩散层13a的杂质浓度高于n-外延层4。
除此以外的结构与图22与图23所示的实施例10的结构大致相同，因此，对相同的构成要素采用相同的符号，省略其说明。
在设有本实施例的浪涌保护电路的半导体装置51中，npn晶体管23的集电区还由n+扩散层13a构成。由于n+扩散层的杂质浓度高于n-外延层，集电区的电阻(集电极电阻)小。因此，能够提高晶体管的工作速度，使浪涌保护电路即使在高频浪涌下也能工作。
在实施例1～11中，对设有图1所示电路的半导体装置进行了说明，但本发明并不限于这种情况，只要是与信号输入端子电连接的、且设有包括二极管和晶体管的浪涌保护电路的半导体装置均为本发明涉及的半导体装置。并且，对于杂质扩散区的形成方法，并不限于本实施例中的条件，也可为其它条件。
应当明白本次公开的实施例在所有方面仅为举例而已，并不对本发明构成限制。本发明的范围不是由上述的说明，而是由所附的权利要求书加以规定，它包括与权利要求范围相当的以及该范围内的所有变更。
权利要求
1.一种设有与信号输入端子电连接的、包含二极管和晶体管的浪涌保护电路的半导体装置，其特征在于设有含主表面的半导体衬底，在所述半导体衬底的主表面上形成的场氧化膜，以及在所述半导体衬底的主表面上形成的、与所述信号输入端子电连接的第一导电层；所述二极管的阴极包括第一阴极区和第二阴极区，所述第一阴极区与所述第一导电层电连接，在所述半导体衬底的主表面上形成，所述第二阴极区与所述二极管的阳极区构成发生齐纳击穿的pn结；所述发生齐纳击穿的pn结与所述场氧化膜相离。
2.如权利要求1所述的半导体装置，其特征在于所述阴极和所述晶体管的集电极与所述信号输入端子电连接，所述阳极和所述晶体管的基极以相同的导电型形成，且彼此电连接。
3.如权利要求1所述的半导体装置，其特征在于形成所述第二阴极区，将所述阳极区的侧面或上面覆盖。
4.如权利要求1所述的半导体装置，其特征在于形成所述阳极区，将所述第二阴极区的侧面或上面覆盖。
5.如权利要求1所述的半导体装置，其特征在于构成发生齐纳击穿的pn结的所述阳极区和所述第二阴极区，共同在所述半导体衬底内形成的外延层的内部形成。
6.如权利要求1所述的半导体装置，其特征在于所述晶体管的集电极含有形成于所述半导体衬底内的外延层和形成于所述外延层内的第一埋入层；所述晶体管的基区含有形成于所述外延层内的第二埋入层；所述第一埋入层的杂质浓度高于所述外延层，且与第二埋入层邻接。
7.如权利要求6所述的半导体装置，其特征在于所述第二埋入层在与所述第一埋入层邻接的部分，含有杂质浓度相对较低的低浓度区。
8.如权利要求7所述的半导体装置，其特征在于还包括形成于所述半导体衬底主表面上的第二导电层；所述晶体管的基极与发射极均与所述第二导电层电连接。
9.如权利要求1所述的半导体装置，其特征在于所述晶体管的集电极包含所述半导体衬底内形成的外延层和在所述外延层内形成的扩散层，所述扩散层的杂质浓度高于所述外延层。
全文摘要
本发明的半导体装置(51)中设有与信号输入端子(21)电连接的、含有二极管(22)和晶体管(23)的浪涌保护电路，其中，二极管(22)的阴极区由n
文档编号H01L29/73GK1525567SQ20041002864
公开日2004年9月1日 申请日期2004年3月1日 优先权日2003年2月28日
发明者山本文寿, 上西明夫, 夫 申请人:株式会社瑞萨科技